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参数资料
| 型号： | SCD223110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 256K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 30/178页 |
| 文件大小： | 2247K |
| 代理商： | SCD223110QCD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页当前第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
Intelligent Two-Channel LAN and WAN Communications Controller — CD2231
Datasheet
125
8.5.1.5
Interrupt Stack Register (STK)
This register is a 4-bit-deep by 2-bit-wide stack that contains the internal interrupt nesting history.
The stack is pushed from bits 7 and 0 toward the center during an interrupt acknowledge cycle, and
popped from the center during a write to an end of interrupt register.
Bits 7, 0
CLvl [0:1]These bits provide the currently active interrupt level.
Bits 6, 1
MLvl [0:1]These bits hold a previously active interrupt now nested.
Bits 5, 2
TLvl [0:1]These bits hold the oldest interrupt now nested two bits deep.
Bits 4:3
Reserved – always returns ‘0’ when read.
8.5.2
Receive Interrupt Registers
8.5.2.1
Receive Priority Interrupt Level Register (RPILR)
This register must be initialized by the host to contain the codes that are presented on the address
bus by the host system to indicate which of the three CD2231 interrupt types (modem, transmit, or
receive) is being acknowledged when IACKIN* is asserted. The CD2231 compares bits 0–6 in this
register with A[0–6] to determine if the acknowledge level is correct. The value programmed in the
MSB of the register has no effect on the IACK cycle.
RPILR must contain the code used to acknowledge receive interrupts.
Register Name: STK
Register Description: Interrupt Stack
Default Value: x’00
Access: Byte Read only
Intel Hex Address: x’E0
Motorola Hex Address: x’E2
Bit 7
Bit 6Bit 5Bit 4Bit 3Bit 2Bit 1Bit 0
CLvl [1]
MLvl [1]
TLvl [1]
0
TLvl [0]
MLvl [0]
CLvl [0]
CLvl [1]
CLvl [0]
0
No interrupt active; CAR provides the current channel number
01
Currently in a modem interrupt service, MIR provides the
current channel number.
10
Currently in a transmit interrupt service, TIR provides the
current channel number.
1
Currently in a receive interrupt service, RIR provides the
current channel number.
Register Name: RPILR
Register Description: Receive Priority Interrupt Match
Default Value: x’00
Access: Byte Read/Write
Intel Hex Address: x’E3
Motorola Hex Address: x’E1
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
User-assigned priority match value
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PDF描述 |
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参数描述 |
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