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参数资料
| 型号： | SCD223110QCD |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 256K bps, SERIAL COMM CONTROLLER, PQFP100 |
| 封装： | METRIC, QFP-100 |
| 文件页数： | 138/178页 |
| 文件大小： | 2247K |
| 代理商： | SCD223110QCD |
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CD2231 — Intelligent Two-Channel LAN and WAN Communications Controller
62
Datasheet
Transmit and receive data can be encoded and decoded in NRZ, NRZI, or Manchester formats. For
NRZI, at the start of transmission, a learning datastream of contiguous zeros achieves bit
synchronization; for Manchester, an alternating pattern of ones and zeros is required.
NRZ, NRZI, and Manchester are data encoding schemes used in various synchronous protocols. In
NRZ, the signal condition represents the data type, high for a logic ‘1’ and low for a logic ‘0’. In
NRZ and NRZI encoding, the transitions of the datastream occur at the beginning of the bit cell. In
NRZI encoding, the signal condition switches to the opposite state to send a binary ‘0’. In
Manchester encoding, the transitions are always in the middle of the bit cell. A high-to-low
transition is made to send a logic ‘1’, and a low-to-high transition to send a logic ‘0’. The timing
diagrams (Figure 11 to Figure 13) illustrate the encoding method. The data bits are ‘0110010’.
Example 3
This example illustrates programming the DPLL at 128 kbits/second in NRZI mode, using the
internal clock at a system clock frequency of 33 MHz.
Divisor loaded into RCOR = 38 or 26h
Value loaded into RCOR = 28h, to enable the DPLL, NRZI framing and select Clk 0
Example 4
This example illustrates programming the DPLL in the
×1 External Clock mode, with Manchester
encoding.
Divisor loaded into RBPR = 01h, to enable
×1 external clock
Value loaded into RCOR = 36h, to enable the DPLL, select Manchester framing, and external
clock
When using an n-times external clock, the highest possible clock frequency and largest divisor
combination is recommended. The frequency of an external clock should be less than the system
CLK input divided by 16, (that is, for 33-MHz operation, the data clock should be less than 2.0
MHz). Note that R(T)BPR is an 8-bit register, therefore the largest divisor value is 255.
4800
e3
Clk 1
0.06%
7200
97
Clk 1
0.06%
9600
71
Clk 1
0.06%
19200
e3
Clk 0
0.06%
38400
71
Clk 0
0.06%
56000
4d
Clk 0
0.16%
64000
43
Clk 0
0.53%
76800
38
Clk 0
0.06%
115200
25
Clk 0
0.06%
12800
21
Clk 0
0.53%
134400
20
Clk 0
1.38%
NOTE: All divisors are in hexadecimal.
Table 8.
Bit Rate Constants, CLK = 35 MHz (Sheet 2 of 2)
Bit Rate
Divisor
Clock
Error
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