- 您现在的位置：买卖IC网 > PDF目录381302 > ARM940T (Electronic Theatre Controls, Inc.) TECHNICAL REFERENCE MANUAL PDF资料下载
参数资料
| 型号： | ARM940T |
| 厂商： | Electronic Theatre Controls, Inc. |
| 英文描述： | TECHNICAL REFERENCE MANUAL |
| 中文描述： | 技术参考手册 |
| 文件页数： | 51/230页 |
| 文件大小： | 1144K |
| 代理商： | ARM940T |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页当前第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页
Caches and Write Buffer
ARM DDI 0144B
Copyright 1999, 2000 ARM Limited. All rights reserved.
4-3
Each cache comprises four fully-associative 1KB segments that support single-cycle
reads, and either one or two-cycle writes depending on the sequentiality of the access.
Each cache segment consists of 64
Content Addressable Memory
(CAM) rows that each
select one of 64 RAM four-word long lines. During a cache access, a segment is
selected and the access address is compared with the 64 TAGs in the CAM. If a match
occurs (or a
hit
), the matched line is enabled and the data can be accessed. If none of the
TAGs match (a
miss
), then external memory must be accessed, unless the access is a
buffered write, when the write buffer is used.
If a read access from a cachable memory region misses, new data is loaded into one of
the 64 row lines of the selected segment. This is an
allocate on read-miss
replacement
policy. Selection is performed by a randomly clocked target row counter.
Critical or frequently-accessed instructions or data can be locked into the cache by
restricting the range of the target counter. Locked lines cannot be replaced and remain
in the cache until they are unlocked or flushed.
The CAM allows 64 address TAGs to be stored for an address that selects a given
segment (64-way associativity). This reduces the chance of an address sequence in, for
example, a program loop that constantly selects the same segment, from replacing data
that is required again in a later iteration of the loop. The overhead for high associativity
is the requirement to store a larger TAG. In the case of the ARM940T, this is 26 bits per
line.
Figure 4-2 on page 4-3 shows how the 4KB ICache and 4KB DCache are addressed.
Figure 4-2 ARM940T Instruction/data cache addressing
The address bits are assigned as follows:
Bits 31:6
Select an address tag in CAM.
Bits 5:4
Selects one of the four cache segments.
Bits 3:2
Selects a word in the cache line.
31
6 5 4 3 2 1 0
Address TAG in CAM
Seg Word SBZ
相关PDF资料 |
PDF描述 |
|---|---|
| ARS1298 | 10 TO 1200MHZ YO-8B CASCADABLE AMPLIFIER |
| AS1100PE | 8-digit, 5mA, serial int.; Package Type: PDIP-24; Temperature Range: -40 - +85 °C |
| AS1100PL | 8-digit, 5mA, serial int.; Package Type: PDIP-24; Temperature Range: 0 - +70 °C |
| AS1100WE-T | 8-digit, 5mA, serial int.; Package Type: SOIC-24; Temperature Range: -40 - +85 °C |
| AS1100WL-T | 8-digit, 5mA, serial int. |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ARM946E-S | 制造商:未知厂家 制造商全称:未知厂家 功能描述:ARM946E-S Microprocessor Core with Cache technical manual 6/01 |
| ARM966E-S | 制造商:未知厂家 制造商全称:未知厂家 功能描述:ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
发布紧急采购，3分钟左右您将得到回复。