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参数资料
| 型号： | ORSO42G5-EV |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 100/153页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL DEV PLATFORM ORSO42G5 |
| 标准包装： | 1 |
| 系列： | ORCA® 4 系列 |
| 类型： | FPGA |
| 适用于相关产品： | ORSO42G5 |
| 所含物品： | 板，线缆，电源 |
| 其它名称： | ORSO42G5EV |
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Lattice Semiconductor
ORCA ORSO42G5 and ORSO82G5 Data Sheet
50
Figure 36. Cell Mapping in SONET Frame
The cells are placed in a SONET frame such that the rst cell starts at the rst SPE column of the rst row (145th
column. 144 columns are taken up by TOH). Subsequent cells are placed contiguously, skipping the Transport
OverHead (TOH) columns when appropriate.
The ORSO42G5 and ORSO82G5 supports four cell sizes with varying payloads. The total cell size sent across the
backplane is the combined size of the user cell payload (cell header and data), user BIP and the Link Header byte.
Table 9 indicates the cell sizes supported by the ORSO42G5 and ORSO82G5 within a STS-48c frame. Only one
cell size can be used at a time.
Table 9. ORSO42G5 and ORSO82G5 Supported Cell Sizes
A cell cannot span multiple SONET frames. This implies that there may be some cell sizes for which some bytes
will be unused at the end of a SPE. These are called pad bytes.
Each cell is preceded by a Link Header byte as shown in Figure 37. Table 10 denes the format of the Link Header.
The Link Header byte is useful for cell delineation when cell data are striped across multiple links. The Link Header
is inserted automatically in the transmit direction by the IPC block. The Link Header is checked in the receive direc-
tion and removed by the OPC before the cell is sent across the core/FPGA interface.
Total Cell Size
(Across B/P)
User Cell Payload
Size
(Header/Data)
Link Header
Byte
User BIP Field
Cells/Frame
Number of Pad
Bytes Per SPE
77
75
1
488
8
81
79
1
464
0
85
83
1
442
14
93
91
1
404
12
Note:
To calculate the number of cells per SPE:
[(87Rows/STS-1*9Columns/STS-1)octets/(STS-1 SPE)] * 48 STS-1 = 37584 octets
337584 / TOTAL CELL SIZE = # of cells per SPE.
TO
H
BYTES
A1 A2 J0
Cell 0
Cell 1
Cell 2 (etc.)
Link Header byte
Pad bytes
BYTES
CELL
P
A
YLO
AD
相关PDF资料 |
PDF描述 |
|---|---|
| EEM22DTAT-S189 | CONN EDGECARD 44POS R/A .156 SLD |
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| AT-S-26-4/4/W-25-R | MOD CORD STANDARD 4-4 WHITE 25' |
| EEC40DREI | CONN EDGECARD 80POS .100 EYELET |
| 0210490869 | CABLE JUMPER 1.25MM .203M 17POS |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ORSO82G5 | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:0.6 to 2.7 Gbps SONET Backplane Interface FPSCs |
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| ORSO82G5-1BM680I | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 372 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1F680C | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7GBITS/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1F680I | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7Gbits/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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