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参数资料
| 型号： | ORSO42G5-EV |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 104/153页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL DEV PLATFORM ORSO42G5 |
| 标准包装： | 1 |
| 系列： | ORCA® 4 系列 |
| 类型： | FPGA |
| 适用于相关产品： | ORSO42G5 |
| 所含物品： | 板，线缆，电源 |
| 其它名称： | ORSO42G5EV |
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Lattice Semiconductor
ORCA ORSO42G5 and ORSO82G5 Data Sheet
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There are N x 3 (N = 48) bytes of TOH per row and there are a total of 9 rows in a SONET frame. In cell mode, the
rest of the bytes in each row after the TOH bytes are lled by cells. The rst byte in a cell is a Link Header (LH) byte.
At the end of each frame, there are pad bytes if required.
An important function of the payload block is the grouping of bytes together to be presented to the scramble logic.
Due to the insertion of the LH byte in each cell, the total cell data are not divisible by 4 (4 bytes are sent per 77.76
MHz clock cycle). At the end of each row within a SONET frame, the payload block stops sending cell data and
indicates to the TOH block to insert the next row’s TOH bytes. At the end of the TOH byte transmission, the cell data
transmission is resumed.
At the end of a cell, the cell’s BIP-8 byte is inserted. The next cell’s Link Header byte (LH) immediately follows the
previous cell’s BIP-8 byte. The MSB of the LH byte is the link idle cell indicator bit. The payload block gets this bit
from the MSB of the rst word of a cell in the memory and inserts it into the LH byte for the appropriate cell. The
rest of the LH byte is the link sequence number. This number is incremented for each subsequent cell.
After all cells have been transmitted, the appropriate number of pad bytes are sent. At a link speed of 2.5 GHz,
there are 38,880 bytes (SPE + TOH) per frame. There are 1296 bytes of TOH and 37,584 bytes of SPE. For cell
data of 85 bytes this translates to 442 cells per frame and 14 pad bytes (# of cells per frame = # of bytes of SPE/#
of bytes in a cell).
Cell Mode Transmit Timing
Figure 40 shows the transmit clocks and recommended clocking scheme in cell mode. TCK156A, TCK157B can be
used as a 156 MHz clock source for SYSCLK156[A1, A2] and SYSCLK156[B1, B2] respectively. SYSCLK156[A1,
A2] and SYSCLK[B1, B2] are shared with the receive logic in cell mode.
Figure 40. Cell Mode Transmit Timing
When operating in the two-link CELL MODE, each OPC2 Block passes cells from FPGA to embedded core.
Depending upon the congured CELL SIZE, cell transfers will take a variable number of SYSCLK156 cycles to be
transmitted across the interface. Data are always transferred across a 40-bit bus (5 octets per clock cycle).
Figure 41 shows 16 clock cycles for a cell transfer this corresponds to a cell size of 79 octets. The two control sig-
nals in the gure are dened as:
cell_begin_ok: cell request signal from core to FPGA. It will be asserted every 20 or 16 clock cycles (depending
on cell size) when the core is ready to accept cells from FPGA.
OPC2
Payload
TXFIFO
FPGA
Cell Data
TCK78A
SYSCLK156[A:B][1:2]
Cell Valid
Backpressure Signal
TCK156A
or SYSCLK568
Block
TSYSCLKxx
Logic Common to Each Block
Cell Data
Cell Valid
Backpressure Signal
SDO_BP_8
OPC8_CELLVALID
OPC2_[A:B][1:2][39:0]
CELL_BEGIN_OK_[A:B][1:2]
OPC8 [159:0]
OPC2_[A:B][1:2]_CELLVALID
OPC2
OPC8 (ORSO82G5 only)
or
OPC8
(ORSO82G5
only)
相关PDF资料 |
PDF描述 |
|---|---|
| EEM22DTAT-S189 | CONN EDGECARD 44POS R/A .156 SLD |
| ECC20DRES | CONN EDGECARD 40POS .100 EYELET |
| AT-S-26-4/4/W-25-R | MOD CORD STANDARD 4-4 WHITE 25' |
| EEC40DREI | CONN EDGECARD 80POS .100 EYELET |
| 0210490869 | CABLE JUMPER 1.25MM .203M 17POS |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ORSO82G5 | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:0.6 to 2.7 Gbps SONET Backplane Interface FPSCs |
| ORSO82G5-1BM680C | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 372 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1BM680I | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 372 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1F680C | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7GBITS/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1F680I | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7Gbits/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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