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参数资料
| 型号： | ORSO42G5-EV |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 108/153页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL DEV PLATFORM ORSO42G5 |
| 标准包装： | 1 |
| 系列： | ORCA® 4 系列 |
| 类型： | FPGA |
| 适用于相关产品： | ORSO42G5 |
| 所含物品： | 板，线缆，电源 |
| 其它名称： | ORSO42G5EV |
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Lattice Semiconductor
ORCA ORSO42G5 and ORSO82G5 Data Sheet
58
Insuring group bundles are properly aligned.
Scheduling reads from the RX FIFOs. Cells are read one at a time from the congured links.
Parsing the cell data into payload data (along with selected header information). Cells which have errors that
make them unusable (such as BIP or sequence number errors) are thrown away. This dropping of errored cells
can be disabled through register bits CELL_BIP_INH_xx and CELL_SEQ_INX_xx.
Figure 44. IPC2 and IPC8 Block Diagrams
There are 5 IPC blocks in the embedded core. There is an IPC2 block for every channel pair:
IPC2_A1 combines links from channels AA,AB (ORSO82G5 only)
IPC2_A2 combines links from channels AC,AD
IPC2_B1 combines links from channels BA,BB (ORSO82G5 only)
IPC2_B2 combines links from channels BC,BD
The IPC8 block combines cells from all eight aligned links and transmits them to the FPGA logic (ORSO82G5
only).
Before an IPC can begin reading data from the Rx FIFOs and assembling cells, it must rst align all FIFOs in a port
bundle. This is accomplished by handshaking signals between the framer and the IPC. The framer indicates to the
IPC that framing has been acquired. The framer does not start lling the FIFOs, however, until the next A1/A2
SONET signal.
RX
FIFO
IPC2
Block
IPC2_[A:B][1:2][39:0]
SYSCLK156[A:B][1:2]
32
77.76 MHz
RX
FIFO
32
77.76 MHz
RX
FIFO
IPC8
IPC8[159:0]
SYSCLK156 8
32
77.76 MHz
RX
FIFO
32
77.76 MHz
LINK 0
LINK 1
LINK 0
LINK 7
40
160
FPGA
LOGIC
Block
FPGA
LOGIC
Cell
Extractor
Cell
Extractor
Cell
Extractor
Cell
Extractor
(ORSO82G5
only)
相关PDF资料 |
PDF描述 |
|---|---|
| EEM22DTAT-S189 | CONN EDGECARD 44POS R/A .156 SLD |
| ECC20DRES | CONN EDGECARD 40POS .100 EYELET |
| AT-S-26-4/4/W-25-R | MOD CORD STANDARD 4-4 WHITE 25' |
| EEC40DREI | CONN EDGECARD 80POS .100 EYELET |
| 0210490869 | CABLE JUMPER 1.25MM .203M 17POS |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ORSO82G5 | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:0.6 to 2.7 Gbps SONET Backplane Interface FPSCs |
| ORSO82G5-1BM680C | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 372 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1BM680I | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 372 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1F680C | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7GBITS/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1F680I | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7Gbits/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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