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参数资料
| 型号： | ORSO42G5-EV |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 85/153页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL DEV PLATFORM ORSO42G5 |
| 标准包装： | 1 |
| 系列： | ORCA® 4 系列 |
| 类型： | FPGA |
| 适用于相关产品： | ORSO42G5 |
| 所含物品： | 板，线缆，电源 |
| 其它名称： | ORSO42G5EV |
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Lattice Semiconductor
ORCA ORSO42G5 and ORSO82G5 Data Sheet
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frame pulse, is less than the minimum threshold set by RX_FIFO_MIN. In the memory map section OOS is referred
to as SYNC2_[A2,B2]_OOS, SYNC4_OOS. OVFL is referred to as SYNC2_[A2,B2]_OVFL, SYNC4_OVFL.
Receive Clocking for Multi-channel Alignment – ORSO42G5
There are a total of seven clocks for the receive path, from FPGA to the core. The two used in SONET mode are
RSYSCLKA2 (for block A), and RSYSCLKB2 (for block B). The following diagrams show the recommended clock
distribution approaches for SONET mode multi-channel alignment modes. Cell mode alignment is discussed in the
section describing the Input Port Controller (IPC).)
SONET Mode Twin Alignment – ORSO42G5
Figure 22 describes the clocking scheme for twin alignment. In twin alignment, the valid channel pairs are AC,AD in
block A and BC,BD in block B. The gure provides the clocking scheme for block A as an example. RSYSCLKA2
should be sourced from RCK78A, RWCKAC or RWCKAD. For the ORSO42G5, the use of RCK78A is recom-
mended since it uses primary clock routing resources. This clocking approach provides the required 0 ppm clock
frequency matching for each pair and provides exibility in applications where the two pairs are received from asyn-
chronous sources.
Figure 22. Receive Clocking Diagram for Twin Alignment in Block A – ORSO42G5
SONET Mode Quad Alignment – ORSO42G5
Figure 23 shows the clocking scheme for four-channel alignment. In this application, both clocks RSYSCLKA2 and
RSYSCLKB2 should be sourced from a common clock. Either RCK78A or RCK78B can be used as a common
clock source. The gure shows RCK78A being used as the clock source.
SERDES
2.488 Gbps
DEMUX
RWCKAC (77.76 MHz)
FPGA
RWCKAD
RCK78A
Alignment
SPE
Generator
RSYSCLKA2
Framer,
Descrambler
Logic Common to Block
REFCLKA[P,N]
(155.52 MHz)
Channel AC
Channel AD
HDIN[P:N]_AC
SERDES
2.488 Gbps
HDIN[P:N]_AD
DEMUX
Alignment
SPE
Generator
Framer,
Descrambler
RWCKAD
FIFO
相关PDF资料 |
PDF描述 |
|---|---|
| EEM22DTAT-S189 | CONN EDGECARD 44POS R/A .156 SLD |
| ECC20DRES | CONN EDGECARD 40POS .100 EYELET |
| AT-S-26-4/4/W-25-R | MOD CORD STANDARD 4-4 WHITE 25' |
| EEC40DREI | CONN EDGECARD 80POS .100 EYELET |
| 0210490869 | CABLE JUMPER 1.25MM .203M 17POS |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ORSO82G5 | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:0.6 to 2.7 Gbps SONET Backplane Interface FPSCs |
| ORSO82G5-1BM680C | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 372 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1BM680I | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 372 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1F680C | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7GBITS/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| ORSO82G5-1F680I | 功能描述:FPGA - 现场可编程门阵列 ORCA FPSC 2.7Gbits/s BP XCVR 643K RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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