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参数资料
| 型号： | RPIXP2850BB |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1400 MHz, RISC PROCESSOR, PBGA1356 |
| 封装： | 37.50 X 37.50 MM, 1 MM PITCH, FCBGA-1356 |
| 文件页数： | 12/130页 |
| 文件大小： | 1782K |
| 代理商： | RPIXP2850BB |
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Intel IXP2800 and IXP2850 Network Processors
Electrical Specifications
Datasheet
109
4.4.8
SPI-4 and CSIX
This section describes the parameters for the Media and Switch Fabric (MSF) Interface. These
parameters apply whether the bus is configured to carry SPI-4 packets/cells or CSIX C-Frames.
4.4.8.1
DC Parameters
for LVDS, and Table 49 lists applicable Receiver DC thresholds for LVDS.
1.
For termination, the DRAMs should be located as close as possible to the IXP2800 network processor..
Table 46. RDRAM AC Parameters
Symbol
Parameter
Minimum
Maximum
Unit
tCYCLE
CTM, CFM cycle time
1.875
2.50
ns
tCYCLE, SLOW
Slow-mode CTM, CFM
cycle time
5.00
—
ns
tCR, tCF1 , 2
1. Measured from 20% – 80% of input voltage swing.
2. Guaranteed by design.
CTM, CFM input rise
and fall times
0.20
0.50
ns
tCH, tCL CTM 2
CFM high and low
times
40%
60%
tCYCLE
tTR 2
CTM-to-CFM
differential
—
0.26
ns
tDR, tDF 2
Data input rise and fall
times
0.20
0.50
ns
tS, tH 2 , 3
3. For SCK = 1 MHz.
Data-to-Clock setup
and hold times
800 MHz speed grade3
1066 MHz speed grade
0.175
0.140
—
ns
tQR - tQF 2
Data Output Rise and
Fall Time3
0.18
0.40
ns
tQ 2
Clock-to-Data Output
Time
800 MHz speed grade3
1066 MHz speed grade
-0.250
-0.180
0.250
0.180
ns
tCCInterval 2
IOL calibration interval
—
100
ms
tJ, RC 2
RDRAM CMOS Clock
Jitter SCK
—1.0
ns
tS, tH, RC 2
SIO to SCK setup and
hold times
1.0
—
ns
tQ, RC 2
SCK to Data out
SCK rise to CMD
SCK fall to SIO3
—-10
-490
ns
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