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参数资料
| 型号： | RPIXP2850BB |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1400 MHz, RISC PROCESSOR, PBGA1356 |
| 封装： | 37.50 X 37.50 MM, 1 MM PITCH, FCBGA-1356 |
| 文件页数： | 28/130页 |
| 文件大小： | 1782K |
| 代理商： | RPIXP2850BB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页当前第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页
Intel IXP2800 and IXP2850 Network Processors
Electrical Specifications
Datasheet
123
4.4.14
Reset Timing
Table 64 shows the reset timing specifications for CLK_NRESET. The basic reset timing sequence
is shown in Figure 27.
Table 63. JTAG AC Specifications
Symbol
Parameter
Minimum
Typical
Maximum
Unit
Notes
1, 2, 3, 4, 5,
6, 7, 8, 9
Tbscl
TCK low period
50
—
ns
Tbsch
TCK high period
50
—
ns
Tbsis
TDI, TMS setup to [TCr]
10
—
ns
Tbsih
TDI, TMS hold from [TCr]
10
—
ns
Tbsoh
TDO hold time
5
—
ns
Tbsod
TCf to TDO valid
—
40
ns
Tbsss
I/O signal setup to [TCr]
5
—
ns
Tbssh
I/O signal hold from [TCr]
20
—
ns
Tbsdh
Data output hold time
5
—
ns
Tbsdd
TCf to data output valid
—
40
ns
Tbsoe
TDO enable time
5
—
ns
Tbsoz
TDO disable time
—
40
ns
Tbsde
Data output enable time
5
—
ns
Tbsdz
Data output disable time
—
40
ns
Tbsr
Reset period
30
—
ns
Tbsrs
TMS setup to [TRr]
10
—
ns
Tberh
TMS hold from [TRr]
10
—
ns
1.
aaa Guaranteed by design.
2. Assumes a 25 pF load on TDO. Output timing derates at 0.072 ns/pF of extra load applied.
3. For correct data latching, the I/O signals (from the core and the pads) must be set up and held with respect to the rising edge
of TCK in the CAPTURE-DR state of the SAMPLE/PRELOAD and EXTEST instructions.
4. Assumes that the data outputs are loaded with the AC test loads.
5. TDO enable time applies when the TAP controller enters the Shift-DR or Shift-IR states.
6. TDO disable time applies when the TAP controller leaves the Shift-DR or Shift-IR states
7. Data output enable time applies when the boundary scan logic is used to enable the output drivers.
8. Data output disable time applies when the boundary scan logic is used to disable the output drivers.
9. TCK may be stopped indefinitely in either the low or high phase.
Table 64. Reset Timing Specification
Symbol
Parameter 1
1. Guaranteed by functional testing.
Minimum
Maximum
Unit
tRST
CLK_NRESET, must be asserted
prior to VDD being stable.
1—
ms
tSS
Configuration Strap Pins2 Setup
to NRESET
5
Reference Clock Cycles
(REF_CLK)3
tHS
Configuration Strap Pins2 Hold
from NRESET
5
Reference Clock Cycles
(REF_CLK)3
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