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参数资料
| 型号： | RPIXP2850BB |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1400 MHz, RISC PROCESSOR, PBGA1356 |
| 封装： | 37.50 X 37.50 MM, 1 MM PITCH, FCBGA-1356 |
| 文件页数： | 48/130页 |
| 文件大小： | 1782K |
| 代理商： | RPIXP2850BB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页当前第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页
Intel IXP2800 and IXP2850 Network Processors
Signal Description
24
Datasheet
3.2.2
SRAM
There are four SRAM interfaces to Quad Data Rate (QDR) SRAMs, and each interface has the
signals found in Table 6. The SRAMs use HSTL signaling levels.
Table 6.
SRAM Signals (Sheet 1 of 7)
Signal Name
I/O
Description
Number
QDR0_K_H(0)
QDR0_K_H(1)
QDR1_K_H(0)
QDR1_K_H(1)
QDR2_K_H(0)
QDR2_K_H(1)
QDR3_K_H(0)
QDR3_K_H(1)
O
Positive and negative output clocks. Address, Port Enable, Data
Out are referenced to these clocks.
8
QDR0_K_L(0)
QDR0_K_L(1)
QDR1_K_L(0)
QDR1_K_L(1)
QDR2_K_L(0)
QDR2_K_L(1)
QDR3_K_L(0)
QDR3_K_L(1)
O
8
QDR0_C_H(0)
QDR0_C_H(1)
QDR1_C_H(0)
QDR1_C_H(1)
QDR2_C_H(0)
QDR2_C_H(1)
QDR3_C_H(0)
QDR3_C_H(1)
O
Positive input clocks. Data In is referenced to these clocks.
8
QDR0_C_L(0)
QDR0_C_L(1)
QDR1_C_L(0)
QDR1_C_L(1)
QDR2_C_L(0)
QDR2_C_L(1)
QDR3_C_L(0)
QDR3_C_L(1)
O
Negative input clocks. Data In is referenced to these clocks.
8
QDR0_CIN_H(0)
QDR0_CIN_H(1)
QDR1_CIN_H(0)
QDR1_CIN_H(1)
QDR2_CIN_H(0)
QDR2_CIN_H(1)
QDR3_CIN_H(0)
QDR3_CIN_H(1)
I
Positive clock inputs. These differential clocks are used as a
reference for Data In. They are the feedback of Sn_C and
Sn_C_L.
Note: QDRn_CIN_L(1) and QDRn_CIN_H(1) input pad outputs
are not connected/used internally. The QDRn_CIN_L(1) and
QDRn_CIN_H(1) input pins/pads are provided in the device and
can be used for termination.
8
QDR0_CIN_L(0)
QDR0_CIN_L(1)
QDR1_CIN_L(0)
QDR1_CIN_L(1)
QDR2_CIN_L(0)
QDR2_CIN_L(1)
QDR3_CIN_L(0)
QDR3_CIN_L(1)
I
8
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