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参数资料
| 型号： | RPIXP2850BB |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1400 MHz, RISC PROCESSOR, PBGA1356 |
| 封装： | 37.50 X 37.50 MM, 1 MM PITCH, FCBGA-1356 |
| 文件页数： | 66/130页 |
| 文件大小： | 1782K |
| 代理商： | RPIXP2850BB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页当前第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页
Intel IXP2800 and IXP2850 Network Processors
Signal Description
40
Datasheet
3.2.10
Test and JTAG Signals
JTAG is the IEEE 1149.1 test access port. The JTAG input signals have a weak pullup resistor
internal to the chip, so that any input that is not terminated, is interpreted as a high. Other test
signals are network processor specific, for manufacturing use only. See Table 15.
PAS1_VCCA
1
DLL power. Should be generated by filtering VCC with an LC network
(see Figure 10).
PAS2_VCCA
1
DLL power. Should be generated by filtering VCC with an LC network
(see Figure 10).
PAS3_VCCA
1
DLL power. Should be generated by filtering VCC with an LC network
(see Figure 10).
VREF_QDR0
2
QDR reference voltage.
VREF_QDR1
2
QDR reference voltage.
VREF_QDR2
2
QDR reference voltage.
VREF_QDR3
2
QDR reference voltage.
VCCR
14
RDRAM core processor.
VCCRA
6
RDRAM clean power. Should be generated by filtering VCC with an LC
network (see Figure 10).
VCCRIO
9
RDRAM I/O power.
PAR0_PADVREFA
1
RDRAM reference voltage.
PAR0_PADVREFB
1
RDRAM reference voltage.
PAR1_PADVREFA
1
RDRAM reference voltage.
PAR1_PADVREFB
1
RDRAM reference voltage.
PAR2_PADVREFA
1
RDRAM reference voltage.
PAR2_PADVREFB
1
RDRAM reference voltage.
Total Power Supply
Pins
655
Table 14. Power Supply Pins (Sheet 2 of 2)
Signal Names
Total
Pin Descriptions
Table 15. Test and JTAG Signals (Sheet 1 of 2)
Signal Name
I/O
Description
Number
JTAG_TCK
I
Test interface reference clock that times all the transfers on
the JTAG test interface.
1
JTAG_TMS
I
Test interface mode select. Tms causes state transitions in
the test access port (TAP) controller.
1
JTAG_TDI
I
Test interface data input. Tdi is the serial input through
which JTAG instructions and test data enter the JTAG
interface.
1
JTAG_TDO
OZ
Test interface data output. Tdo is the serial output through
which test instructions and data from the test logic leave
the network processor.
1
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