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参数资料
| 型号： | RPIXP2850BB |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1400 MHz, RISC PROCESSOR, PBGA1356 |
| 封装： | 37.50 X 37.50 MM, 1 MM PITCH, FCBGA-1356 |
| 文件页数： | 58/130页 |
| 文件大小： | 1782K |
| 代理商： | RPIXP2850BB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页当前第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页
Intel IXP2800 and IXP2850 Network Processors
Signal Description
Datasheet
33
The next group in Table 8 is used to communicate flow control information between two network
processors.
SPI4_ZQ2
SPI4_ZQ1
I/O
Impedance Match. The ZQ1 and ZQ2
pins should be connected together
through a 100-ohm resistor. Internal
circuitry matches the impedance of
the internal termination resistors on all
LVDS input pairs to value of this
resistor.
2
Total
95
1. Floating and unused LVDS inputs should be terminated, as specified in Section 3.3.
Table 7.
MSF Data Signals (Sheet 4 of 4)
Signal Name
I/O
Type
SPI-4 Use
CSIX Use
Description
Number
Table 8.
MSF Flow Control Signals (Sheet 1 of 2)
Signal Name
I/O
Type
SPI-4 Use1
(Note 1)
CSIX Use
Description
Number
FC_TXCCLK_H,
FC_TXCCLK_L
O
LVDS
RSCLK
TXCCLK
Flow Control Egress Clock. Reference for
TXCSRB, TXCDAT, TXCSOF, TXCPAR,
and RXCFC.
FIFO status clock for SPI-4.
2
FC_TXCSRB_H,
FC_TXCSRB_L
O
LVDS
--
TXCSRB
Flow Control Egress Serialized Ready
Bits.
2
FC_TXCDAT_H(0)
FC_TXCDAT_H(1)
FC_TXCDAT_H(2)
FC_TXCDAT_H(3)
FC_TXCDAT_L(0)
FC_TXCDAT_L(1)
FC_TXCDAT_L(2)
FC_TXCDAT_L(3)
O
LVDS
RSTAT[1:0]
TXCDAT[3:0]
Flow Control Egress Data – CSIX.
Receive FIFO Status – SPI-4.
Note: When used in LVDS RSTAT mode,
only FC_TXCDAT_H/_L[1:0] are used.
FC_TXCDAT_H/_L[3:2] are unused.
8
FC_TXCSOF_H,
FC_TXCSOF_L
O
LVDS
--
TXCSOF
Flow Control Egress Start of Frame.
2
FC_TXCPAR_H,
FC_TXCPAR_L
O
LVDS
--
TXCPAR
Flow Control Egress Parity.
2
FC_TXCFC_H,
FC_TXCFC_L
I
LVDS
--
TXCFC
Flow Control Egress FIFO Full. This signal
is received relative to TXCCLK, but is
treated as asynchronous; also used
during Flow Control pin training.2
2
FC_RXCCLK_H,
FC_RXCCLK_L
I
LVDS
TSCLK
RXCCLK
Transmit Status Ingress Clock. Used to
register RXCSRB, RXCDAT, RXCSOF,
and RXCPAR.
FIFO status clock for SPI-4.2
2
FC_RXCSRB_H,
FC_RXCSRB_L
I
LVDS
--
RXCSRB
Flow Control Ingress Serialized Ready
Bits.2
2
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