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参数资料
| 型号： | RPIXP2850BB |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1400 MHz, RISC PROCESSOR, PBGA1356 |
| 封装： | 37.50 X 37.50 MM, 1 MM PITCH, FCBGA-1356 |
| 文件页数： | 22/130页 |
| 文件大小： | 1782K |
| 代理商： | RPIXP2850BB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页当前第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页
Intel IXP2800 and IXP2850 Network Processors
Electrical Specifications
118
Datasheet
Table 59. Slowport Write AC Parameters 1
1. These timing parameters are specified for a 1.4 GHz core frequency and from the rising edge of SP_CLK. Guaranteed by
functional test.
External Signals
tco l
max2/min (ns)
2. The default output timing is controlled by the TXE register. Refer to the Intel IXP2400 and IXP2800 Programmer’s Reference
Manual for further details. By default, this register is set to a value of 0x1. For each increment to this register, a PCLK period
delay is added to both the maximum and minimum specified values. For example, for a PCLK frequency of 700 MHz, a period
delay is ~ 1.4 ns; using a TXE register value of 0x5, the maximum and minimum delay values would be calculated as follows:
Max = 9.0 + (5- 1) * 1.4 = 14.6 ns.
Min = 1.5 + (5 - 1) * 1.4 = 7.1 ns.
Note: this delay should not exceed the cycle time of SP_CLK.
th3 (ns) min
3. The sampling of the SP_ACK_L signal is controlled by the RXE register. Refer to the Intel IXP2400 and IXP2800 Program-
mer’s Reference Manual for further details. By default, this register is set to a value of 0x1. For each increment to this register,
a PCLK period delay is added to the setup and is subtracted from the hold specified values. For example, for a PCLK frequen-
cy of 700 MHz, a period delay is ~ 1.4 ns; using an RXE register value of 0x5, the setup and hold delay values would be cal-
culated as follows:
Setup = 12.2 + (5-1) * 1.4 = 17.8 ns.
Hold = 1.0 - (5-1) * 1.4 = - 4.6 ns.
Note: this delay should not exceed the cycle time of SP_CLK.
tsu3 (ns)
min
tpw (ns)
Loading
(pF)
SP_ALE
9.0/1.5
50
SP_CS[0]
9.0/1.5
50
SP_CS[1]
9.0/1.5
50
SP_WR
9.0/1.5
50
SP_ACK
1
12.2
SP_AD[1:0]
9.0/1.5
50
SP_AD[7:0]
output to external device
9.0/1.5
Figure 21. Read Transaction for Self-Timing Device
B2866-02
SP_ALE_L
SP_WR_L
SP_RD_L
SP_A[1:0]
02
46
8
10
12
14
16
18
20
SP_CLK
9:2
17:
10
24:
18
SP_CS_L
[1:0]
SP_AD[7:0]
SP_ACK_L
tdoz
tco
9:2
D[7:0]
17:
10
24:
18
tsu
th
tdzo
tco
th
tco
th
tco
tsu
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