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参数资料
| 型号： | SABC161U-LF |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, RISC MICROCONTROLLER, PQFP100 |
| 封装： | PLASTIC, TQFP-100 |
| 文件页数： | 235/463页 |
| 文件大小： | 5651K |
| 代理商： | SABC161U-LF |
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C161U
Architectural Overview
Preliminary Data Sheet
31
02.2000
PRELIMINARY
PRE
LI
M
INAR
Y
- E
XCE
RP
T
-
High Instruction Bandwidth / Fast Execution
Based on the hardware provisions, most of the C161U's instructions can be exected in
just one machine cycle, which requires 55.6 ns at 36 MHz CPU clock. For example, shift
and rotate instructions are always processed within one machine cycle, independent of
the number of bits to be shifted.
Branch-, multiply- and divide instructions normally take more than one machine cycle.
These instructions, however, have also been optimized. For example, branch
instructions only require an additional machine cycle, when a branch is taken, and most
branches taken in loops require no additional machine cycles at all, due to the so-called
‘Jump Cache’.
A 32-bit / 16-bit division takes 1
s, a 16-bit * 16-bit multiplication takes 0.5 s.
The instruction cycle time has been dramatically reduced through the use of instruction
pipelining. This technique allows the core CPU to process portions of multiple sequential
instruction stages in parallel. The following four stage pipeline provides the optimum
balancing for the CPU core:
FETCH: In this stage, an instruction is fetched from the RAM or from the external
memory, based on the current IP value.
DECODE: In this stage, the previously fetched instruction is decoded and the required
operands are fetched.
EXECUTE: In this stage, the specified operation is performed on the previously fetched
operands.
WRITE BACK: In this stage, the result is written to the specified location.
If this technique were not used, each instruction would require four machine cycles. This
increased performance allows a greater number of tasks and interrupts to be processed.
Instruction Decoder
Instruction decoding is primarily generated from PLA outputs based on the selected
opcode. No microcode is used and each pipeline stage receives control signals staged
in control registers from the decode stage PLAs. Pipeline holds are primarily caused by
wait states for external memory accesses and cause the holding of signals in the control
registers. Multiple-cycle instructions are performed through instruction injection and
simple internal state machines which modify required control signals.
High Function 8-bit and 16-bit Arithmetic and Logic Unit
All standard arithmetic and logical operations are performed in a 16-bit ALU. In addition,
for byte operations, signals are provided from bits six and seven of the ALU result to
correctly set the condition flags. Multiple precision arithmetic is provided through a
'CARRY-IN' signal to the ALU from previously calculated portions of the desired
operation. Most internal execution blocks have been optimized to perform operations on
either 8-bit or 16-bit quantities. Once the pipeline has been filled, one instruction is
相关PDF资料 |
PDF描述 |
|---|---|
| SAF-C161K-L25M | 16-BIT, 25 MHz, MICROCONTROLLER, PQFP80 |
| SAF-C161O-LM | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP80 |
| SAF-C161K-LM3V | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP80 |
| SAF-C161O-LM3V | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP80 |
| SAB-C161K-LM3V | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| SAB-C161V-L16M | 制造商:INFINEON 制造商全称:Infineon Technologies AG 功能描述:16-Bit CMOS Single-Chip Microcontroller |
| SABC16324D33F | 制造商:INFINEON 功能描述:New |
| SABC163L25F | 制造商:Infineon Technologies AG 功能描述:MCU 16-bit C166 CISC/RISC ROMLess 5V 100-Pin TQFP |
| SAB-C163-L25F | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SABC163-L25FTR | 制造商:Infineon Technologies AG 功能描述:MCU 16-Bit C166 CISC/RISC ROMLess 5V 100-Pin TQFP T/R |
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