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参数资料
| 型号： | AD9547BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 50/104页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| 产品变化通告： | AD9547 Mask Change 20/Oct/2010 |
| 标准包装： | 750 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750kHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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Data Sheet
AD9547
Rev. E | Page 5 of 104
LOGIC INPUTS (M0 TO M7, RESET)
Table 4.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
INPUTVOLTAGE
Input High Voltage (VIH)
2.1
V
Input Low Voltage (VIL)
0.8
V
INPUT CURRENT (IINH, IINL)
±80
±200
A
INPUT CAPACITANCE(CIN)
3
pF
LOGIC OUTPUTS (M0 TO M7, IRQ)
Table 5.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
OUTPUT VOLTAGE
Output High Voltage (VOH)
2.7
V
IOH = 1 mA
Output Low Voltage (VOL)
0.4
V
IOL = 1 mA
IRQ LEAKAGE CURRENT
Open-drain mode
Active Low Output Mode
1
A
VOH = 3.3 V
Active High Output Mode
1
A
VOL = 0 V
SYSTEM CLOCK INPUTS (SYSCLKP, SYSCLKN)
Table 6.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SYSTEM CLOCK PLL BYPASSED
Input Frequency Range
500
1000
MHz
Minimum Input Slew Rate
1000
V/s
Minimum limit imposedfor jitter performance
Duty Cycle
40
60
%
Common-Mode Voltage
1.2
V
Internally generated
Differential Input Voltage Sensitivity
100
mVp-p
Minimum voltage across pins is required to ensure
switching betweenlogic states; the instantaneous
voltage on either pinmust not exceedthe supply rails;
ac groundthe unusedinput to accommodatesingle-
endedoperation
Input Capacitance
2
pF
Single-ended, each pin
Input Resistance
2.5
k
SYSTEM CLOCK PLL ENABLED
PLL Output Frequency Range
900
1000
MHz
Phase Frequency Detector (PFD) Rate
150
MHz
Frequency MultiplicationRange
6
255
Assumes valid system clock and PFD rates
VCO Gain
70
MHz/V
High Frequency Path
Input Frequency Range
100.1
500
MHz
Minimum Input Slew Rate
200
V/s
Minimum limit imposedfor jitter performance
Frequency Divider Range
1
8
Binary steps (M = 1, 2, 4, 8)
Common-Mode Voltage
1
V
Internally generated
Differential Input Voltage Sensitivity
100
mV p-p
This is the minimum voltage required across the pins to
ensure switching betweenlogic states; the
instantaneous voltage on either pinmust not exceed
the supply rails; ac groundthe unusedinput to
accommodatesingle-endedoperation
Input Capacitance
3
pF
Single-ended, each pin
Input Resistance
2.5
k
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PDF描述 |
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