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参数资料
| 型号： | AD9547BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 92/104页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| 产品变化通告： | AD9547 Mask Change 20/Oct/2010 |
| 标准包装： | 750 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750kHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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AD9547
Data Sheet
Rev. E | Page 88 of 104
Table 118. Lock Detectors—Profile 3
Address
Bit
Bit Name
Description
0x06DB
[7:0]
Phase lock threshold (units determinedby Register 0x06B2[7])
Phase lock threshold, Bits[7:0].
0x06DC
[7:0]
Phase lock threshold, Bits[15:8].
0x06DD
[7:0]
Phase lock fill rate
Phase lock fill rate, Bits[7:0].
0x06DE
[7:0]
Phase lock drain rate
Phase lock drain rate, Bits[7:0].
0x06DF
[7:0]
Frequency lock threshold (expressedinunits of ps)
Frequency lock threshold, Bits[7:0].
0x06E0
[7:0]
Frequency lock threshold, Bits[15:8].
0x06E1
[7:0]
Frequency lock threshold, Bits[23:16].
0x06E2
[7:0]
Frequency lock fill rate
Frequency lock fill rate, Bits[7:0].
0x06E3
[7:0]
Frequency lock drain rate
Frequency lock drain rate, Bits[7:0].
0x06E4 to 0x06FF
[7:0]
Unused
Unused.
Register0x0700 to Register0x07FF—Profile4to Profile7
Profile 4 (Register 0x0700 to Register 0x0731) is identical to Profile 0 (Register 0x0600 to Register 0x0631).
Profile 5 (Register 0x0732 to Register 0x077F) is identical to Profile 1 (Register 0x0632 to Register 0x067F).
Profile 6 (Register 0x0780 to Register 0x07B1) is identical to Profile 2 (Register 0x0680 to Register 0x06B1).
Profile 7 (Register 0x07B2 to Register 0x07FF) is identical to Profile 3 (Register 0x06B2 to Register 0x06FF).
OPERATIONAL CONTROLS (REGISTER 0x0A00 TO REGISTER 0x0A10)
Table 119. General Power-Down
Address
Bit
Bit Name
Description
0x0A00
7
Reset sans regmap
Reset internal hardware but retainprogrammedregister values.
0 (default) = normal operation.
1 = reset.
6
Unused
Unused.
5
SYSCLK power-down
Place SYSCLK input and PLL in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
4
Reference power-down
Place reference clock inputs in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
3
TDC power-down
Place the time-to-digital converter in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
2
DAC power-down
Place the DAC in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
1
Dist power-down
Place the clock distribution outputs in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
0
Full power-down
Place the entire device in deep sleep mode.
0 (default) = normal operation.
1 = power-down.
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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