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参数资料
| 型号： | AD9547BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 76/104页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| 产品变化通告： | AD9547 Mask Change 20/Oct/2010 |
| 标准包装： | 750 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750kHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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Data Sheet
AD9547
Rev. E | Page 73 of 104
DPLL CONFIGURATION (REGISTER 0x0300 TO REGISTER 0x031B)
Table 58. Free-Running Frequency Tuning Word1
Address
Bit
Bit Name
Description
0x0300
[7:0]
Free-running frequency tuning word
(expressedas a 48-bit frequency
tuning word)
Free-running frequency tuning word, Bits[7:0].
0x0301
[7:0]
Free-running frequency tuning word, Bits[15:8].
0x0302
[7:0]
Free-running frequency tuning word, Bits[23:16].
0x0303
[7:0]
Free-running frequency tuning word, Bits[31:24].
0x0304
[7:0]
Free-running frequency tuning word, Bits[39:32].
0x0305
[7:0]
Free-running frequency tuning word, Bits[47:40].
1
The default free-running tuning word is 0x000000= 0, which equates to 0 Hz.
Table 59. Update TW
Address
Bit
Bit Name
Description
0x0306
[7:1]
Unused
Unused.
0
Update TW
A Logic 1 writtento this bit transfers the free-running frequency tuning word
(Register 0x0300 to Register 0x0305) to the register embeddedinthe tuning
word processinglogic. Note that it is not necessary to write the update TW bit
when the device is in free-run mode. This is an autoclearing bit.
Table 60. Pull-in RangeLower and Upper Limit1
Address
Bit
Bit Name
Description
0x0307
[7:0]
Pull-inrange lower limit (expressed
as a 24-bit frequency tuning word)
Lower limit pull-inrange, Bits[7:0].
0x0308
[7:0]
Lower limit pull-inrange, Bits[15:8].
0x0309
[7:0]
Lower limit pull-inrange, Bits[23:16].
0x030A
[7:0]
Pull-inrange upper limit (expressed
as a 24-bit frequency tuning word)
Upper limit pull-inrange, Bits[7:0].
0x030B
[7:0]
Upper limit pull-inrange, Bits[15:8].
0x030C
[7:0]
Upper limit pull-inrange, Bits[23:16].
1
The default pull-in range lower limit is 0 and the upper range limit is 0xFFFFFF, which effectively spans the full output frequency range of the DDS.
Table 61. Open-Loop Phase Offset1
Address
Bit
Bit Name
Description
0x030D
[7:0]
Open-loop phase offset
(expressedinunitsofπ/215 radians)
DDS phase offset, Bits[7:0].
0x030E
[7:0]
DDS phase offset, Bits[15:8].
1
The default DDS phase offset is 0.
Table 62. Fixed Closed-Loop Phase Lock Offset1
Address
Bit
Bit Name
Description
0x030F
[7:0]
Fixedphase lock offset
(expressedin ps)
Fixedphase lock offset, Bits[7:0].
0x0310
[7:0]
Fixedphase lock offset, Bits[15:8].
0x0311
[7:0]
Fixedphase lock offset, Bits[23:16].
0x0312
[7:0]
Fixedphase lock offset, Bits[31:24].
0x0313
[7:0]
Fixedphase lock offset, Bits[39:32].
1
The default fixed closed loop phase lock offset is 0.
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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