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参数资料
| 型号： | AD9547BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 78/104页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| 产品变化通告： | AD9547 Mask Change 20/Oct/2010 |
| 标准包装： | 750 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750kHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
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Data Sheet
AD9547
Rev. E | Page 75 of 104
CLOCK DISTRIBUTION OUTPUT CONFIGURATION (REGISTER 0x0400 TO REGISTER 0x0417)
Table 67. Distribution Settings1
Address
Bit
Bit Name
Description
0x0400
[7:6]
Unused
Unused.
5
External distributionresistor
Output current control for the clock distributionoutputs.
0 (default) = internal current setting resistor.
1 = external current setting resistor.
4
Receiver mode
Clock distribution receiver mode.
0 (default) = normal operation.
1 = high frequency mode (super-Nyquist).
[3:2]
Unused
Write a 1 to these bits.
1
OUT1 power-down
Power down clock distributionoutput OUT1.
0 (default) = normal operation.
1 = power down.
0
OUT0 power-down
Power down clock distributionoutput OUT0.
0 (default) = normal operation.
1 = power-down.
1
When Bits [1:0] = 11, the clock distribution output enters a deep sleep mode.
Table 68. Distribution Enable
Address
Bit
Bit Name
Description
0x0401
[7:2]
Unused
Unused.
1
OUT1 enable
Enable the OUT1 driver.
0 (default) = disable.
1 = enable.
0
OUT0 enable
Enable the OUT0 driver.
0 (default) = disable.
1 = enable.
Table 69. Distribution Synchronization
Address
Bit
Bit Name
Description
0x0402
[7:6]
Unused
Unused.
[5:4]
Sync source
Select the sync source for the clock distributionoutput channels.
00 (default) = direct.
01 = active reference.
10 = DPLL feedback edge.
11 = reserved.
[3:2]
Unused
Unused.
1
OUT1 sync mask
Mask the synchronous reset to the OUT1 divider.
0 (default) = unmasked.
1 = masked.
0
OUT0 sync mask
Mask the synchronous reset to the OUT0 divider.
0 (default) = unmasked.
1 = masked.
Table 70. Automatic Synchronization
Address
Bit
Bit Name
Description
0x0403
[7:2]
Unused
Unused.
[1:0]
Automatic sync mode
Autosync mode.
00 (default) = disabled.
01 = sync on DPLL frequency lock.
10 = sync on DPLL phase lock.
11 = reserved.
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PDF描述 |
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参数描述 |
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