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参数资料
| 型号： | MT46H16M32LFB5-6IT:C |
| 元件分类： | DRAM |
| 英文描述： | 16M X 32 DDR DRAM, PBGA90 |
| 封装： | 13 X 8 MM, GREEN, PLASTIC, VFBGA-90 |
| 文件页数： | 69/95页 |
| 文件大小： | 3228K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页当前第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页
Data for any WRITE burst can be truncated by a subsequent PRECHARGE command, as
shown in Figure 42 (page 80) and Figure 43 (page 81). Note that only the data-in
pairs that are registered prior to the tWR period are written to the internal array, and
any subsequent data-in should be masked with DM, as shown in Figure 42 (page 80)
and Figure 43 (page 81). After the PRECHARGE command, a subsequent command to
the same bank cannot be issued until tRP is met.
Figure 32: Data Input Timing
tDQSS
tDQSH tWPST
tDH
tDS
tDQSL
tDSS3 tDSH2
tDSH2
tDSS3
CK
CK#
T01
T1
T1n
T2
T2n
T3
DIN
Don’t Care
Transitioning Data
tWPRE
tWPRES
DQS4
DQ
DM5
Notes: 1. WRITE command issued at T0.
2. tDSH (MIN) generally occurs during tDQSS (MIN).
3. tDSS (MIN) generally occurs during tDQSS (MAX).
4. For x16, LDQS controls the lower byte; UDQS controls the upper byte. For x32, DQS0 con-
trols DQ[7:0], DQS1 controls DQ[15:8], DQS2 controls DQ[23:16], and DQS3 controls
DQ[31:24].
5. For x16, LDM controls the lower byte; UDM controls the upper byte. For x32, DM0 con-
trols DQ[7:0], DM1 controls DQ[15:8], DM2 controls DQ[23:16], and DM3 controls
DQ[31:24].
Micron Confidential and Proprietary
Advance
512Mb: x16, x32 Mobile LPDDR SDRAM
WRITE Operation
PDF: 09005aef83dd2b3e
t67m_512mb_mobile_lpddr.pdf - Rev. B 2/10 EN
71
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PDF描述 |
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