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参数资料
| 型号： | SPMC16V1CPU20 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 79/128页 |
| 文件大小： | 571K |
| 代理商： | SPMC16V1CPU20 |
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MOTOROLA
MC68HC16V1
54
MC68HC16V1TS/D
3.8.5 Port F Operation
Port F pins can be individually selected as either digital I/O or bus control signals and interrupt request
lines, depending on the SLIM mode configured during reset.
IRQ7/PF7 and IRQ2/PF2 can be programmed to operate as either level-sensitive interrupt request in-
puts, edge-sensitive interrupt request inputs, rising edge-detect I/O pins or falling edge-detect I/O pins.
IRQX/PF1 can be programmed to operate as either the bus error signal (BERR), a level-sensitive or
edge-sensitive interrupt request input of priority 1 through 7, a rising edge-detect I/O pin, or a falling
edge-detect I/O pin. ALE/PF0 can be programmed to operate as either the address latch enable signal
(ALE), a rising edge-detect I/O pin or a falling edge detect I/O pin.
Table 35 summarizes port F pin operation.
The port F output data register latches the data to be driven on the port F output pins. When read, this
register always reflects the current state of the data latches. Power-on reset can change the state of
these latches. All other sources of reset have no effect.
Table 34 Port E Pin Assignments
PEPAR Bit
Port E Signal
Primary Function
PEPA7
PE7
FC2
PEPA6
PE6
FC1
PEPA5
PE5
FC0
PEPA4
PE4
CLKOUT
PEPA3
PE3
SIZE
PEPA2
PE2
AS
PEPA1
PE1
DS
PEPA0
PE0
R/W
Table 35 Port F Operation
Pin
Pin Function
IRQ7, IRQ2
Fixed priority, level-sensitive interrupt input
Edge-sensitive interrupt input
Rising or falling edge-detect, digital I/O
IRQX
Programmable priority level-sensitive interrupt input
Edge-sensitive interrupt input
Rising or falling edge-detect, digital I/O
ALE
Address latch enable, rising or falling edge-detect, digital I/O
PORTF — Port F Output Data Register
$YFFA31
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
NOT USED
PF7
RESERVED
PF2
PF1
PF0
RESET:
U
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PDF描述 |
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