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参数资料
| 型号： | SPMC16V1CPU20 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 80/128页 |
| 文件大小： | 571K |
| 代理商： | SPMC16V1CPU20 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页当前第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
MC68HC16V1
MOTOROLA
MC68HC16V1TS/D
55
When read, the port F pin data register reflects the current state of the port F pins, regardless of whether
the pins are configured as inputs or outputs. Writes have no effect.
Port F data direction register bits control the direction of the port F pin drivers when the pins are config-
ured as I/O pins. When any bit in this register is set to one, the corresponding pin is configured as an
output. When any bit in this register is cleared to zero, the corresponding pin is configured as an input.
Reset clears all bits to zero.
Each of the eight fields in this register controls the function of a port F pin. Field encodings 01 and 10
configure the pin as a rising or falling edge-detect I/O pin controlled by the port F data and data direction
registers.
When a field in this register is set to 11, the corresponding pin is configured as a level-sensitive interrupt
request input for pins IRQ7/PF7, IRQ2/PF2, and IRQX/PF1, and as digital I/O on ALE/PF0.
When a field in this register is programmed to 00, the corresponding pin is configured as an edge-sen-
sitive interrupt request input for pins IRQ7/PF7, IRQ2/PF2, and IRQX/PF1, and as digital I/O on pin
ALE/PF0.
The IRQX/BERR signal operates as bus error when IRQXL[2:0] = %000 in the port F interrupt level reg-
ister (PFLVR), regardless of the setting of the port F pin assignment register PFPA1 field.
Refer to Table 36 for port F pin assignments. Table 37 displays port F pin assignment register field en-
codings.
PORTFP — Port F Pin Data Register
$YFFA33
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
NOT USED
PFP7
RESERVED
PFP2
PFP1
PFP0
RESET:
CURRENT STATE OF CORRESPONDING PINS
DDRF — Port F Data Direction Register
$YFFA35
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
NOT USED
DDF7
RESERVED
DDF2
DDF1
DDF0
RESET:
0
PFPAR — Port F Pin Assignment Register
$YFFA36
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
PFPA7
RESERVED
PFPA2
PFPA1
PFPA0
RESET
1
*
*0 if multiplexed SLIM configuration is selected, otherwise 1
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