参数资料
| 型号： | ADP1046ACPZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 51/92页 |
| 文件大小： | 0K |
| 描述： | IC DGTL CTRLR 32LFCSP |
| 标准包装： | 5,000 |
| 应用： | 电源 |
| 输入电压： | 0 V ~ 1.6 V |
| 电源电压： | 3 V ~ 3.6 V |
| 电流 - 电源： | 20mA |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-WQ（5x5） |
| 包装： | 带卷 (TR) |
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Data Sheet
Register 0x08 to Register 0x0D allow the user to program the response when each flag is set.
Table 13. Register 0x08 to Register 0x0D—Fault Configuration Register Bit Descriptions
ADP1046
Bits
7
Bit Name
Timing
R/W
R/W
Description
This bit specifies when the flag is set.
0 = after debounce.
1 = immediately.
[6:4]
Action
R/W
These bits specify the action that the part takes in response to the flag.
Bit 6
0
0
0
0
Bit 5
0
0
1
1
Bit 4
0
1
0
1
Action
Ignore flag completely
Disable SR1 and SR2
Disable OrFET
Disable the power supply and reenable it after the power
supply reenable time set in Register 0x0E[1:0]
1
1
1
1
0
0
1
1
0
1
0
1
Disable OUTAUX
Disable all PWM outputs except OUTAUX
Disable SR1, SR2, and OrFET
Disable the power supply and keep it disabled; PSON
signal is necessary to restart
3
[2:0]
Timing
Action
R/W
R/W
Same as Bit 7.
Same as Bits[6:4].
Table 14. Register 0x0E—Flag Configuration Register
Bits
7
Bit Name
VDD OV/VCORE OV
R/W
R/W
Description
Setting this bit to 1 means that the VDD OV and VCORE OV flags are ignored.
flags ignore
6
VDD OV/VCORE OV
restart
R/W
This bit specifies whether the part downloads the EEPROM contents before it restarts.
1 = if the part shuts down, it downloads the EEPROM contents again before restarting.
0 = if the part shuts down, it does not download the EEPROM contents again before restarting.
5
[4:2]
VDD OV/VCORE OV
debounce
Accurate OCP debounce
for CS1 and CS2
R/W
R/W
Setting this bit to 1 means that there is a 500 μs debounce before the part shuts down. Setting
this bit to 0 means that there is a 2 μs debounce before the part shuts down.
When an accurate OCP flag is set, there is a debounce time before the flag action is performed.
These bits set the flag debounce time. The ADC sampling rate adds a variable latency from
2.62 ms to 5.24 ms to this debounce time.
Bit 4
0
0
0
0
1
1
1
1
Bit 3
0
0
1
1
0
0
1
1
Bit 2
0
1
0
1
0
1
0
1
Debounce
2.6 ms
9.8 ms
130 ms
260 ms
600 ms
1.3 sec
2 sec
2.6 sec
[1:0]
Power supply reenable
time
R/W
These bits specify the time delay before restarting the power supply after a shutdown.
SR1, SR2, and OrFET are reenabled immediately.
Bit 1
Bit 0
Time (sec)
0
0
0.5
0
1
1
1
0
2
1
1
4
Rev. B | Page 51 of 92
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