参数资料
| 型号： | ADP1046ACPZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 75/92页 |
| 文件大小： | 0K |
| 描述： | IC DGTL CTRLR 32LFCSP |
| 标准包装： | 5,000 |
| 应用： | 电源 |
| 输入电压： | 0 V ~ 1.6 V |
| 电源电压： | 3 V ~ 3.6 V |
| 电流 - 电源： | 20mA |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-WQ（5x5） |
| 包装： | 带卷 (TR) |
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Data Sheet
Table 93. Register 0x5D—OUTx and SRx Pin Disable Settings
ADP1046
Bits
7
6
5
4
3
2
1
0
Bit Name
OUTAUX disable
SR2 disable
SR1 disable
OUTD disable
OUTC disable
OUTB disable
OUTA disable
GATE disable
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Description
Setting this bit disables the OUTAUX output.
Setting this bit disables the SR2 output.
Setting this bit disables the SR1 output.
Setting this bit disables the OUTD output.
Setting this bit disables the OUTC output.
Setting this bit disables the OUTB output.
Setting this bit disables the OUTA output.
Setting this bit disables the GATE output but does not affect the VSx feedback point.
Table 94. Register 0x5E—ACSNS Gain Trim
Bits
7
Bit Name
Gain polarity
R/W
R/W
Description
1 = negative gain is introduced.
0 = positive gain is introduced.
[6:0]
ACSNS gain trim
R/W
These bits set the gain trim for the ACSNS ADC.
DIGITAL FILTER PROGRAMMING REGISTERS
Register 0x5F to Register 0x67 can be used to program the digital filters. It is recommended that the software GUI be used to program the
digital filters.
POLE
ZERO
100Hz
500Hz
1kHz
5kHz
10kHz
POLE LOCATION RANGE
Figure 57. Digital Filter Programmability
Table 95. Register 0x5F—Soft Start and Output Voltage Slew Rate Settings
Bits
[7:5]
Bit Name
Soft start ramp
R/W
R/W
Description
These bits determine the duration of the soft start ramp.
Bit 7
0
0
0
0
1
1
1
1
Bit 6
0
0
1
1
0
0
1
1
Bit 5
0
1
0
1
0
1
0
1
Ramp Duration
5 ms
10 ms
15 ms
20 ms
40 ms
50 ms
80 ms
100 ms
4
Soft start from
precharge
R/W
Setting this bit to 1 enables the soft start from precharge function. When this function is enabled,
the soft start ramp starts from the value of the voltage detected on VS1 or VS3± (depending on
the OrFET status).
3
Reserved
R/W
Reserved.
Rev. B | Page 75 of 92
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