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参数资料
| 型号： | IPR-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 44/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 续用许可证 |
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3–8
Chapter 3: Functional Description
Device-Level Description
The control_doing_wr and control_wdata_valid signals are completely
identical outputs from the controller when it is in DDR2 SDRAM mode. If the
controller is issuing full size write bursts, the control_dqs_burst signal should be
issued for one clock cycle longer than control_doing_wr . If the controller is not
writing for the full length of the memory burst length, the control_dqs_burst
signal should be kept asserted so that the DQS toggles for the full length of the burst.
DQS Group Block Diagrams
shows the Cyclone II DQS group block diagram; and Figure 3–7 on page 3–12 shows
the Cyclone DQS group block diagram.
? March 2009 Altera Corporation
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PDF描述 |
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