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参数资料
| 型号： | IPR-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 51/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 续用许可证 |
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Chapter 3: Functional Description
Device-Level Description
Figure 3–9. Stratix PLL Configuration
Stratix De v ice
3–15
Stratix DLL
DDR SDRAM
dqs_ref_clk
C0
C1
clk
write_clk
Controller
altddio
altddio
clk_to_sdram
clock_source
Enhanced PLL
C2
resynch_clk or
capture_clk
altddio
clk_to_sdram_n
DDR SDRAM
C3
postamble_clk
Note 1
(1) In most cases, clk or write_clk are used as the resynchronization and postamble clocks, therefore you need not use a separate clock output
from the PLL.
divide ratios including a ratio of one.
Figure 3–10. Cyclone II PLL Configuration
Cyclone II De v ice
DDR SDRAM
Controller
clock_source
PLL
C0
C1
C2
clk
write_clk
resynch_clk
altddio
altddio
clk_to_sdram
clk_to_sdram_n
DDR SDRAM
Figure 3–11. Cyclone PLL Configuration
Cyclone De v ice
DDR SDRAM
Controller
clock_source
PLL
C0
C1
clk
write_clk
altddio
clk_to_sdram
clk_to_sdram_n
DDR SDRAM
altddio
? March 2009
Altera Corporation
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PDF描述 |
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| 10YXJ2200M10X20 | CAP ALUM 2200UF 10V 20% RADIAL |
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参数描述 |
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