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参数资料
| 型号： | IPR-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 85/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 续用许可证 |
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A–7
Resynchronization
mode).
Figure A–3. Resynchronization Registers—Stratix Series, Non-DQS Mode
Intermediate resynchronization registers
local_rdata
(see Note 1)
Capture registers
DQ
PLL
clk
resynch_clk
capture_clk
Reclock resynchronized data
Resynchronization registers
to rising edge registers
(see Note 2)
Clocked by Capture Clock
Clocked by Resynchronization Clock
Clocked by System Clock
(1) IP Toolbench automatically inserts the intermediate resynchronization registers, depending on your choice of resynchronization phase.
(2) IP Toolbench automatically inserts these registers if the design needs them.
? March 2009
Altera Corporation
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PDF描述 |
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| 10YXJ2200M10X20 | CAP ALUM 2200UF 10V 20% RADIAL |
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参数描述 |
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