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参数资料
| 型号： | IPR-SDRAM/DDR2 |
| 厂商： | Altera |
| 文件页数： | 45/106页 |
| 文件大小： | 0K |
| 描述： | IP DDR2 SDRAM CONTROLLER RENEW |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | DDR2 SDRAM 控制器 |
| 许可证： | 续用许可证 |
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Chapter 3: Functional Description
Device-Level Description
Figure 3–4. Stratix II DQS Group Block Diagram
3–9
doing_ w r
D
Q
d q _oe
D
Q
8
w data
D
16
Q
D
Q
0
w data_valid
EN
DQ
D
Q
D
Q
1
EN
w rite_clk
8
Q
D
Q
D
resynched_data
resynch_clk
Optional Inverters (Note 4)
rdata
8
Q
D
Q
D
Q
D
16
Preset (asynchronous)
doing_rd
(pipelined)
postam b le_clk
Optional Inverter (Note 4)
D
Q
d q _ena b le_reset
d q _capt u re_clk
D
Q
(Note 3)
DQS Delay
doing_ w r
d q s_oe
D
Q
D
Q
d q s_ bu rst
D
Q
D
Q
0
DQS
2
D
Q
1
b e
D
Q
doing_ w r
EN
D
Ao Q
0
DM
D
EN
Q
D
Q
Bo
1 1
DQ IOEs
DQS IOEs
w rite_clk
DM altddio Megaf u nction
(1) This figure shows the logic for one DQ output only. A complete byte group consists of eight times the DQ logic with the DQS and DM logic.
(2) All clocks are clk , unless marked otherwise.
(3) Invert combout of the I/O element (IOE) for the dqs pin before feeding in to inclock of the IOE for the DQ pin. This inversion is automatic if
you use an ALTDQ megafunction for the DQ pins.
(4) The optional inverters are controlled by the resynchronization edge and postamble edge settings on the Manual Timings tab, refer to “Manual
? March 2009
Altera Corporation
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