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参数资料
| 型号： | MT48V8M16LFB4-75M:G |
| 元件分类： | DRAM |
| 英文描述： | 8M X 16 SYNCHRONOUS DRAM, 5.4 ns, PBGA54 |
| 封装： | 8 X 8 MM, LEAD FREE, VFBGA-54 |
| 文件页数： | 13/80页 |
| 文件大小： | 2775K |
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PDF: 09005aef807f4885/Source: 09005aef8071a76b
Micron Technology, Inc., reserves the right to change products or specifications without notice.
128Mbx16x32Mobile_2.fm - Rev. M 1/09 EN
20
2001 Micron Technology, Inc. All rights reserved.
128Mb: x16, x32 Mobile SDRAM
Register Definition
latency is programmed to 2 clocks, the DQ will start driving after T1, and the data will be
valid by T2, as shown in Figure 8. Table 7 indicates the operating frequencies at which
each CL setting can be used.
Reserved states should not be used as unknown operation or incompatibility with future
versions may result.
Figure 8:
CAS Latency
Write Burst Mode
When M9 = 0, BL programmed into M0–M2 applies to both READ and WRITE burst. If
M9 = 1, all WRITE bursts will only be single location access regardless of the BL setting in
the mode register. READ burst lengths are unaffected by the state of M9.
Table 7:
CAS Latency
Speed
Allowable Operating Frequency (MHz)
CL = 1
CL = 2
CL = 3
-75M
–
≤ 100
≤ 133
-8
≤ 50
≤ 100
≤ 125
-10
≤ 40
≤ 83
≤ 100
CLK
DQ
T2
T1
T3
T0
CL = 3
LZ
DOUT
tOH
t
COMMAND
NOP
READ
tAC
NOP
T4
NOP
DON’T CARE
UNDEFINED
CLK
DQ
T2
T1
T0
CL = 1
LZ
DOUT
tOH
t
COMMAND
NOP
READ
tAC
CLK
DQ
T2
T1
T3
T0
CL = 2
LZ
DOUT
tOH
t
COMMAND
NOP
READ
tAC
NOP
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参数描述 |
|---|---|
| MT48V8M16LFB4-8 ITG | 制造商:Micron Technology Inc 功能描述:DRAM Chip Mobile SDRAM 128M-Bit 8Mx16 2.5V 54-Pin VFBGA Tray |
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