参数资料
| 型号： | W631GG6KB-12 |
| 厂商： | Winbond Electronics |
| 文件页数： | 125/159页 |
| 文件大小： | 0K |
| 描述： | IC DDR3 SDRAM 1GBIT 96WBGA |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | DDR3 SDRAM |
| 存储容量： | 1G（64M x 16） |
| 速度： | 800MHz |
| 接口： | 并联 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 96-TFBGA |
| 供应商设备封装： | 96-WBGA（9x13） |
| 包装： | 托盘 |
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W631GG6KB
Basic IDD and IDDQ Measurement Conditions, continued
SYM.
I DD4R
I DDQ4R
I DD4W
I DD5B
I DD6
I DD6ET
I DD7
I DD8
DESCRIPTION
Operating Burst Read Current
CKE: High; External clock: On; t CK , CL: see Table 38; BL: 8 (1,6) ; AL: 0; CS#: High between RD;
Command, Address, Bank Address Inputs: partially toggling according to Table 44; Data IO:
seamless read data burst with different data between one burst and the next one according to Table
44; DM: stable at 0; Bank Activity: all banks open, RD commands cycling through banks:
0,0,1,1,2,2,... (see Table 44); Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT Signal:
stable at 0; Pattern Details: see Table 44
Operating Burst Read I DDQ Current
Same definition like for I DD4R , however measuring I DDQ current instead of I DD current
Operating Burst Write Current
CKE: High; External clock: On; t CK , CL: see Table 38; BL: 8 (1) ; AL: 0; CS#: High between WR;
Command, Address, Bank Address Inputs: partially toggling according to Table 45; Data IO:
seamless write data burst with different data between one burst and the next one according to
Table 45; DM: stable at 0; Bank Activity: all banks open, WR commands cycling through banks:
0,0,1,1,2,2,... (see Table 45); Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT Signal:
stable at HIGH; Pattern Details: see Table 45
Burst Refresh Current
CKE: High; External clock: On; t CK , CL, nRFC: see Table 38; BL: 8 (1) ; AL: 0; CS#: High between
REF; Command, Address, Bank Address Inputs: partially toggling according to Table 46; Data
IO: MID-LEVEL; DM: stable at 0; Bank Activity: REF command every nRFC (see Table 46);
Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT Signal: stable at 0; Pattern Details:
see Table 46
Self Refresh Current: Normal Temperature Range
T CASE : 0 - 85°C; Auto Self-Refresh (ASR): Disabled (4) ; Self-Refresh Temperature Range (SRT):
Normal (5) ; CKE: Low; External clock: Off; CK and CK#: LOW; CL: see Table 38; BL: 8 (1) ; AL: 0;
CS#, Command, Address, Bank Address, Data IO: MID-LEVEL; DM: stable at 0; Bank Activity:
Self-Refresh operation; Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT Signal: MID-
LEVEL
Self-Refresh Current: Extended Temperature Range
T CASE : 0 - 95°C; Auto Self-Refresh (ASR): Disabled (4) ; Self-Refresh Temperature Range (SRT):
Extended (5) ; CKE: Low; External clock: Off; CK and CK#: LOW; CL: see Table 38; BL: 8 (1) ; AL: 0;
CS#, Command, Address, Bank Address, Data IO: MID-LEVEL; DM: stable at 0; Bank Activity:
Extended Temperature Self-Refresh operation; Output Buffer and R TT : Enabled in Mode
Registers (2) ; ODT Signal: MID-LEVEL
Operating Bank Interleave Read Current
CKE: High; External clock: On; t CK , nRC, nRAS, nRCD, nRRD, nFAW, CL: see Table 38; BL:
8 (1,6) ; AL: CL-1; CS#: High between ACT and RDA; Command, Address, Bank Address Inputs:
partially toggling according to Table 47; Data IO: read data bursts with different data between one
burst and the next one according to Table 47; DM: stable at 0; Bank Activity: two times interleaved
cycling through banks (0, 1, ...7) with different addressing, see Table 47; Output Buffer and R TT :
Enabled in Mode Registers (2) ; ODT Signal: stable at 0; Pattern Details: see Table 47
RESET# Low Current
RESET#: Low; External clock: Off; CK and CK#: Low; CKE: FLOATING; CS#, Command,
Address, Bank Address, Data IO: FLOATING; ODT Signal: FLOATING
RESET# Low current reading is valid once power is stable and RESET has been Low for at least
1mS
Notes:
1. Burst Length: BL8 fixed by MRS: set MR0 A[1,0]=00b.
2. Output Buffer Enable: set MR1 A[12] = 0b; set MR1 A[5,1] = 01b; Rtt_Nom enable: set MR1 A[9,6,2] = 011b; Rtt_WR
enable: set MR2 A[10,9] = 10b.
3. Pecharge Power Down Mode: set MR0 A12=0b for Slow Exit or MR0 A12=1b for Fast Exit.
4. Auto Self-Refresh (ASR): set MR2 A6 = 0b to disable or 1b to enable feature.
5. Self-Refresh Temperature Range (SRT): set MR2 A7=0b for normal or 1b for extended temperature range.
6. Read Burst Type: Nibble Sequential, set MR0 A[3] = 0b.
Publication Release Date: Dec. 09, 2013
Revision A05
- 125 -
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