参数资料
| 型号： | W631GG6KB-12 |
| 厂商： | Winbond Electronics |
| 文件页数： | 35/159页 |
| 文件大小： | 0K |
| 描述： | IC DDR3 SDRAM 1GBIT 96WBGA |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | DDR3 SDRAM |
| 存储容量： | 1G（64M x 16） |
| 速度： | 800MHz |
| 接口： | 并联 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 96-TFBGA |
| 供应商设备封装： | 96-WBGA（9x13） |
| 包装： | 托盘 |
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W631GG6KB
8.10.1 MPR Functional Description
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One bit wide logical interface via all DQ pins during READ operation.
Register Read:
— DQL[0] and DQU[0] drive information from MPR.
— DQL[7:1] and DQU[7:1] either drive the same information as DQL[0], or they drive 0b.
Addressing during for Multi Purpose Register reads for all MPR agents:
— BA[2:0]: Don't care
— A[1:0]: A[1:0] must be equal to ?00‘b. Data read burst order in nibble is fixed
— A[2]: A[2] selects the burst order
For BL=8, A[2] must be equal to 0b, burst order is fixed to [0,1,2,3,4,5,6,7], *)
For Burst Chop 4 cases, the burst order is switched on nibble base
A[2]=0b, Burst order: 0,1,2,3 *)
A[2]=1b, Burst order: 4,5,6,7 *)
— A[9:3]: Don't care
— A10/AP: Don't care
— A11: Don't care
— A12/BC#: Selects burst chop mode on-the-fly, if enabled within MR0
Regular interface functionality during register reads:
— Support two Burst Ordering which are switched with A2 and A[1:0]=00b.
— Support of read burst chop (MRS and on-the-fly via A12/BC#)
— All other address bits (remaining column address bits including A10, all bank address bits) will
be ignored by the DDR3 SDRAM.
— Regular read latencies and AC timings apply.
— DLL must be locked prior to MPR Reads.
Note:
*) Burst order bit 0 is assigned to LSB and burst order bit 7 is assigned to MSB of the selected MPR agent.
Publication Release Date: Dec. 09, 2013
Revision A05
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