参数资料
| 型号： | W631GG6KB-12 |
| 厂商： | Winbond Electronics |
| 文件页数： | 17/159页 |
| 文件大小： | 0K |
| 描述： | IC DDR3 SDRAM 1GBIT 96WBGA |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | DDR3 SDRAM |
| 存储容量： | 1G（64M x 16） |
| 速度： | 800MHz |
| 接口： | 并联 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 96-TFBGA |
| 供应商设备封装： | 96-WBGA（9x13） |
| 包装： | 托盘 |
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W631GG6KB
8.3.1
Mode Register MR0
The mode register MR0 stores the data for controlling various operating modes of DDR3 SDRAM. It
controls burst length, read burst type, CAS latency, test mode, DLL reset, WR and DLL control for
precharge Power Down, which include various vendor specific options to make DDR3 SDRAM useful
for various applications. The mode register is written by asserting low on CS#, RAS#, CAS#, WE#,
BA0, BA1 and BA2, while controlling the states of address pins according to the Figure 5 below.
BA2
BA1
BA0
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
Address Field
0 *1
0
0
PPD
WR
DLL
TM
CL
RBT
CL
BL
Mode Register 0
A8
DLL Reset
Burst Length
0
1
No
Yes
A7
0
Mode
Normal
A3
0
Read Burst Type
Nibble Sequential
A1
0
A0
0
BL
8 (Fixed)
BA1
BA0
MRS mode
1
Test
1
Interleave
0
1
1
0
BC4 or 8 (on the fly)
BC4 (Fixed)
0
0
0
1
MR0
MR1
Write recovery for Auto precharge
CAS Latency
1
1
Reserved
1
1
0
1
MR2
MR3
A11
0
A10
0
A9
0
WR(cycles)
16 *2
A6
0
A5
0
A4
0
A2
0
Latency
Reserved
0
0
1
5 *2
0
0
1
0
Reserved
A12
0
1
DLL Control for Precharge PD
Slow exit (DLL off)
Fast exit (DLL on)
0
0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
0
1
6 *2
7 *2
8 *2
10 *2
12 *2
14 *2
0
0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
0
1
0
0
0
0
0
0
6
7
8
9
10
11
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
Reserved
13
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Notes:
1. BA2 is reserved for future use and must be programmed to 0 during MRS.
2. WR (write recovery for Auto precharge)min in clock cycles is calculated by dividing t WR (in nS) by t CK (in nS) and rounding
up to the next integer: WRmin[cycles] = Roundup(t WR [nS] / t CK(avg) [nS]). The WR value in the mode register must be
programmed to be equal or larger than WRmin. The programmed WR value is used with t RP to determine t DAL .
3. The table only shows the encodings for a given Cas Latency. For actual supported CAS Latency, please refer to “ Speed
Bins ” tables for each frequency.
4. The table only shows the encodings for Write Recovery. For actual Write recovery timing, please refer to AC timing table.
Figure 5 – MR0 Definition
Publication Release Date: Dec. 09, 2013
Revision A05
- 17 -
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