参数资料
| 型号： | W631GG6KB-12 |
| 厂商： | Winbond Electronics |
| 文件页数： | 83/159页 |
| 文件大小： | 0K |
| 描述： | IC DDR3 SDRAM 1GBIT 96WBGA |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | DDR3 SDRAM |
| 存储容量： | 1G（64M x 16） |
| 速度： | 800MHz |
| 接口： | 并联 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 96-TFBGA |
| 供应商设备封装： | 96-WBGA（9x13） |
| 包装： | 托盘 |
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W631GG6KB
8.19.3 Dynamic ODT
In certain application cases and to further enhance signal integrity on the data bus, it is desirable that
the termination strength of the DDR3 SDRAM can be changed without issuing an MRS command.
This requirement is supported by the ―Dynamic ODT‖ feature as described as follows:
8.19.3.1 Functional Description:
The Dynamic ODT Mode is enabled if bit (A9) or (A10) of MR2 is set to ?1‘. The func tion is described
as follows:
?
?
?
Two R TT values are available: Rtt_Nom and Rtt_WR.
? The value for Rtt_Nom is preselected via bits A[9,6,2] in MR1.
? The value for Rtt_WR is preselected via bits A[10,9] in MR2.
During operation without write commands, the termination is controlled as follows:
? Nominal termination strength Rtt_Nom is selected.
? Termination on/off timing is controlled via ODT pin and latencies ODTLon and ODTLoff.
When a write command (WR, WRA, WRS4, WRS8, WRAS4, WRAS8) is registered, and if
Dynamic ODT is enabled, the termination is controlled as follows:
? A latency ODTLcnw after the write command, termination strength Rtt_WR is selected.
? A latency ODTLcwn8 (for BL8, fixed by MRS or selected OTF) or ODTLcwn4 (for BC4, fixed by
MRS or selected OTF) after the write command, termination strength Rtt_Nom is selected.
? Termination on/off timing is controlled via ODT pin and ODTLon, ODTLoff.
Table 10 shows latencies and timing parameters which are relevant for the on-die termination control
in Dynamic ODT mode.
The dynamic ODT feature is not supported at DLL-off mode. User must use MRS command to set
Rtt_WR, MR2{A10, A9}={0,0}, to disable Dynamic ODT externally.
When ODT is asserted, it must remain high until ODTH4 is satisfied. If a Write command is registered
by the SDRAM with ODT high, then ODT must remain high until ODTH4 (BL = 4) or ODTH8 (BL = 8)
after the Write command (see Figure 77). ODTH4 and ODTH8 are measured from ODT registered
high to ODT registered low or from the registration of a Write command until ODT is registered low.
Publication Release Date: Dec. 09, 2013
Revision A05
- 83 -
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