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参数资料
| 型号： | PH28F128W18BD60A |
| 厂商： | INTEL CORP |
| 元件分类： | PROM |
| 英文描述： | 8M X 16 FLASH 1.8V PROM, 60 ns, PBGA56 |
| 封装： | 9 X 11 MM, 1 MM HEIGHT, LEAD FREE, VFBGA-56 |
| 文件页数： | 92/106页 |
| 文件大小： | 1496K |
| 代理商： | PH28F128W18BD60A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页当前第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
Intel
Wireless Flash Memory (W18)
07-Dec-2005
Intel Wireless Flash Memory (W18)
Datasheet
86
Order Number: 290701, Revision: 015
14.1
Read Mode (RCR[15])
All partitions support two high-performance read configurations: synchronous burst mode and
asynchronous page mode (default). RCR[15] sets the read configuration to one of these modes.
Status register, query, and identifier modes support only asynchronous and single-synchronous read
operations.
14.2
First Access Latency Count (RCR[13:11])
The First Access Latency Count (RCR[13:11]) configuration tells the device how many clocks
must elapse from ADV# de-assertion (VIH) before the first data word should be driven onto its data
pins. The input clock frequency determines this value. See Table 28, “Read Configuration Register
Descriptions” on page 84 for latency values. Figure 36 shows data output latency from ADV#
assertion for different latencies. Refer to Section 14.2.1, “Latency Count Settings” on page 87 for
Latency Code Settings.
Note:
Other First Access Latency Configuration settings are reserved.
)
Figure 36.
First Access Latency Configuration
Code 5
Code 4
Code 3
Code 2
Valid
Address
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Valid
Output
Address [A]
ADV# [V]
CLK [C]
D[15:0] [Q]
Figure 37.
Word Boundary
01234567
89
A
B
C
D
E
F
16 Word Boundary
Word 0 - 3
Word 4 - 7
Word 8 - B
Word C - F
4 Word Boundary
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