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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 12/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
109
Table 77 describes the programmable functions of the SDRAM parameters.
Table 77: Programmable SDRAM Parameters
F unction
Descript ion
SCAS* Latency
SCAS* Latency is the number of TClks from the assertion of SCAS* to the sampling
of the first read data. This parameter can be programmed to be either 2 or 3 TClks.
Selecting this parameter depends on TClk frequency and the speed grade of the
SDRAM.
NOTE: Check your SDRAM data sheet for the most optimal setting.
Flow-through
Bit 2 specifies the number of times that the data is sampled by the GT-96100A on
SDRAM reads when bypass is not enabled (bit 9 = 0). This option is included for
future designs which will run at faster clock frequencies.
NOTE: As of January 1999, Flow-through mode must always be enabled (bit 2 =
1). If ECC or registered SDRAM are used, Flow-through must be disabled
(bit 2 = 0).
SRAS* Precharge
Bit 3 specifies the SRAS precharge time. This parameter specifies the number of
TClks following a precharge cycle that a new SRAS* transaction may generate.
64-bit Interleaving
Bit 5 specifies the number of banks that are supported for interleaving if the bank is
set for 64/128/256 Mbit SDRAM. If the bank is NOT set for 64/128/256 Mbit
SDRAM (bit 11 = 0), the setting of this bit is irrelevant.
Bank Width
Bit 6 specifies the data width of the particular bank.
Bank Location
Bit 7 specifies the location of the bank if the bank is set for 32-bit SDRAM. If the
bank is not set for 32-bit SDRAM (bit 6 = 1), the setting of this bit is irrelevant.
ECC Support
Bit 8 enables or disables ECC on a 64-bit wide SDRAM bank.
64-bit Bypass Mode for
CPU Reads
Bit 9 enables or disables 64-bit SDRAM Read bypass.
NOTE: This option is only for SDRAM banks configured as 64-bit (the option is not
available for devices).
An optional bypass mode is available for CPU reads where a clock cycle of latency
can be eliminated when the CPU executes read cycles from 64-bit SDRAM. The
bypass mode requires additional bus switches to enable direct data flow to the
CPU. Instead of passing response data from the SDRAM to the GT-96100A prior to
presenting it to the CPU, data flows directly from the SDRAM to the CPU via bus
switches. This reduces the latency from ValidOut* to ValidIn* from 9 TClk cycles to
8.
NOTE: The bypass is used for partial reads as well. Reads from 64-bit SDRAM
are no longer sampled by the GT-96100A prior to presenting the data to
the CPU.
64-bit bypass can only be enabled if the bank is set for 64-bit (bit 6 = 1).
No writes are transferred via the bypass switches at any time.
SRAS* to SCAS*
Bit 10 specifies the number of TClks that the GT-96100A inserts between the asser-
tion of SRAS* with a valid row address to the assertion of SCAS* with a valid col-
umn address.
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