- 您现在的位置：买卖IC网 > PDF目录67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) PDF资料下载
参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 141/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
225
9.5
Arbitration
The DMA controller has a programmable arbitration scheme between its four channels. The channels are
grouped into two groups:
One group includes channel 0 and 1
The other group includes channels 2 and 3.
The channels in each group are programmed to have priority so that a selected channel has the higher priority or
the same priority in round robin.
The priority between the two groups is programmed in a similar way so that a selected group has a higher priority
or to have the same priority in round robin.
The priority scheme has additional flexibility with the programmable Priority Option. With the Priority Option,
the DMA bandwidth allocation is divided in a fairer way.
The DMA arbiter control register can be reprogrammed any time regardless of the channels’ status (active or not
active).
9.6
Current Descriptor Pointer Registers
Each DMA channel has a current descriptor pointer register (CDPTR) associated with it. They are located at off-
sets 0x870-0x7c.
These descriptor pointers are read/write registers, however, the CPU should not write them. When the NPTR
(Next pointer) is written by the CPU, then the CDPTR reloads itself with the same value written to NPTR.
After processing a descriptor, the DMA channel updates the current descriptor using CDPTR, saves NPTR into
CDPTR, and fetches a new descriptor. This register is used for closing the current descriptor before fetching the
next descriptor.
9.7
Design Information
The following sections contain more detailed information about the GT-96100A’s IDMA controllers. The follow-
ing definitions are used throughout this section:
Table 240: IDMA Controller Design Information Terms and Definitions
Term
Definition
Device
A device located on the memory bus mapped to one of the
GT-96100A’s Chip Selects (including BootCS).
PCI Agent
Any device located on the PCI bus.
SDRAM
SDRAM memory located on the memory bus.
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