- 您现在的位置：买卖IC网 > PDF目录67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) PDF资料下载
参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 14/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
110
Revision 1.0
5.4
SDRAM Performance
Depending on the setting of certain variables, SDRAM performance can vary on both the CPU and PCI interface.
5.4.1
CPU Access to SDRAM
SDRAM performance on the CPU interface is based on the latency between the CPU’s assertion of ValidOut* to
the GT-96100A’s assertion of ValidIn* returning the first data on a burst read (cache line read).
Performance is different if the 64-bit Bypass feature is enabled. Table 78 summarizes the latency between Valid-
Out* and ValidIn* on SDRAM reads. After the first data is read, the remaining data is returned with zero wait
states. For example, if bypass is enabled and the CPU executes a cache line read from memory, data will be
returned with 8-1-1-1 performance when bypass is enabled.
On CPU writes to SDRAM, the data cycles will follow the address cycle with zero wait states. Further, the next
data of a burst can also be written on the next clock cycle (zero wait states).
5.4.2
PCI Read Performance from SDRAM
The following sections outlines SDRAM memory performance. These figures depend on a number of variables
including the PClk/TClk ratio, as well as the sync. mode that the device is configured for. The following numbers
are based on the fastest SDRAM settings.
16/64/128/256 MBit
SDRAM Configuration
Bits [14,11] specify when the particular bank supports 16, 64/128, or 256 MBit
SDRAMs.
NOTE: The value of 10 is a reserved setting and must not be used.
Burst Length
Bit 13 specifies the data burst length supported for the particular SDRAM bank.
The data can be either 32 or 64 bit, depending on the setting of bit 6.
Table 78: CPU SDRAM Performance on Reads
SDRAM d evice
Numb er of T Clks between
Valid Out* to ValidIn*
Bypass Enabled1
1. See
Table 77 for more information about the bypass feature.
8
Bypass Not Enabled
9
Table 77: Programmable SDRAM Parameters (Continued)
Fun ction
Description
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