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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 367/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
429
9
T1Exp
Asserts when Timer 1 expires.
0
10
T2Exp
Asserts when Timer 2 expires.
0
11
T3Exp
Asserts when Timer 3 expires.
0
12
MasRdErr0
Asserts when the GT-96100A detects a parity error during a PCI_0
master read operation.
0
13
SlvWrErr0
Asserts when the GT-96100A detects a parity error during a PCI_0
slave write operation.
0
14
MasWrErr0
Asserts when the GT-96100A detects a parity error during a PCI_0
master write operation.
0
15
SlvRdErr0
Asserts when the GT-96100A detects a parity error during a PCI_0
slave read operation.
0
16
AddrErr0
Asserts when the GT-96100A detects a parity error on the PCI_0
address lines.
0
17
MemErr
Asserts when a memory parity error is detected.
0
18
MasAbort0
Asserts upon PCI_0 master abort.
0
19
TarAbort0
Asserts upon PCI_0 target abort.
0
20
RetryCtr0
Asserts when the PCI_0 retry counter expires.
0
21
PMCInt0
If Power Management is enabled this bit functions as PMC0 interrupt,
otherwise it functions as one of the CPUInt bits.
PMCInt: Asserts when power state bits in PMCSR0 register
are updated from PCI.
CPUInt: Set by the CPU by writing ‘0’ to generate an inter-
rupt on the PCI bus. Cleared when the PCI writes ‘0’.
0
25:22
CPUInt
These bits are set by the CPU by writing ‘0’ to generate an interrupt on
the PCI bus. They are cleared when the PCI writes ‘0’. This requires
that Interrupt1* is used as a PCI interrupt signal.
0
29:26
PCIInt
These bits are set by the PCI by writing ‘0’ to generate an interrupt on
the CPU. They are cleared when the CPU writes ‘0’.
0
30
Int0*Sum
Interrupt Summary
Logical OR of all interrupt bits in the main and high Cause registers
masked by Interrupt0* mask registers.
This bit is read-only.
0
31
Int1*Sum
Interrupt Summary
Logical OR of all interrupt bits in the main and high Cause registers
masked by Interrupt1* mask registers.
This bit is read-only.
0
Table 391: Interrupt Main Cause Register, Offset: 0x000C18 (Continued)
Bits
F ield Name
Fun ction
Initial
Value
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