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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 65/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
157
7.3
PCI Target Interface
The GT-96100A responds to the following PCI cycles as a target device:
Memory Read
Memory Write
Memory Read Line
Memory Read Multiple
Memory Write and Invalidate
I/O Read
I/O Write
Configuration Read
Configuration Write
Locked Read to PCI_0 only
Locked Write to PCI_0 only
The GT-96100A will not act as a target for Interrupt Acknowledge, Special, and Dual Address cycles. These
cycles are ignored.)
7.3.1
PCI Target FIFOs
The GT-96100A incorporates dual 64-byte posted write/read prefetch buffers, per PCI interface. These buffers
allow full memory (AD) and PCI bus concurrency. The dual FIFOs can operate in a “ping-pong” fashion, each
When the GT-96100A is the target of PCI write cycles, data is first written to one of the FIFOs. When the first
FIFO fills up (64 bytes), the data is written to the destination from the first FIFO while the second FIFO is filled.
This “ping-pong” operation continues as long as data is received from the PCI bus. The GT-96100A de-asserts
TRDY for 2 PCI clocks while switching target FIFOs.
Occasionally, the PCI target interface cannot drain the FIFOs (i.e. write to local memory) as fast as data is
received. This occurs when access to memory is prevented (possibly by excessive CPU accesses) or when the
target memory is particularly slow. In this case, the GT-96100A’s PCI target interface de-asserts TRDY until one
of the FIFOs is empty again and might even issue a DISCONNECT to the PCI bus if reached timeout, see Sec-
The target FIFOs are also used to align data bursts that do not start on 64-byte boundaries for more efficient pro-
cessing by the GT-96100A’s memory subsystem. When an incoming burst passes a 64-byte boundary, the target
FIFOs switch and the remainder of the burst (now aligned to a 64-byte boundary) fills the new FIFO. TRDY de-
asserts for two PCI clocks when the FIFO switch occurs.
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