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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 235/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
31
Req1*/
PARB1_GNT1
O
PCI_1 Bus
Request
If the internal arbiter for PCI_1 is disabled, this signal is
asserted by the GT-96100A to indicate to the PCI_1 bus arbiter
that it requires use of the PCI_1 bus.
PCI_1 arbiter
output grant 1
If the internal arbiter for PCI_1 is enabled, this pin functions as
the PCI_1 arbiter’s grant 1 output signal.
Gnt1*/
PARB1_REQ1
I
PCI_1 Bus
Grant
If the internal arbiter for PCI_1 is disabled, this signal is
asserted by the external PCI_1 bus arbiter to Indicate that
access to the PCI_1 bus is granted to the GT-96100A.
PCI_1 arbiter
input request 1
If the internal arbiter for PCI_1 is enabled, this pin functions as
the PCI_1 arbiter’s request 1 input signal.
PErr1*
I/O
STS
PCI_1 Parity
Error
Asserted when a data parity error is detected. This pin features
a sustained tristate output.
SErr1*
OD
PCI_1 System
Error
Asserted when a serious system error (not necessarily a PCI_1
error) is detected. SErr1* behavior in the GT-96100A is pro-
grammable (refer to PCI section for details).
This pin features an open-drain output.
PCI Bus 1 Total: 49
Table 8:
SDRAM and Devices Pin Assignments
Pin Name
Type
Full Name
Description
DWr*
O
SDRAM Write
Asserted low when the GT-96100A performs a write transaction
to the SDRAM.
DAdr[2:0]/
BAdr[2:0]
OSDRAM
Address [2:0]
When accessing a SDRAM bank, these pins function as
SDRAM address bits [2:0].
In write and read accesses from devices these pins function as
burst address bits [2:0]. See Section 23.2 “Devices” on page
456 for more information on how to connect these address bits
to various devices.
Burst Address
[2:0]
SoR
NOTE: Sampled on RESET to configure the GT-96100A prior to boot-up. See
Section 22. “Reset Configuration” on page 452 for more information.
DAdr[10:3]/
Wr[7:0]*
OSDRAM
Address [10:3]
When accessing a SDRAM bank, these pins function as
SDRAM address bits.
In write and accesses to devices these pins function as byte
write enable indications for bytes [7:0]. See Section 23.2
“Devices” on page 456 for more information on how to connect
these address bits to various devices.
Byte Write
[7:0]
SoR
NOTE: Sampled on RESET to configure the GT-96100A prior to boot-up. See
Section 22. “Reset Configuration” on page 452 for more information.
Table 7:
PCI Bus 1 Pin Assignments (Continued)
Pin Name
Type
Full Name
Description
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