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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 23/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页当前第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页第342页第343页第344页第345页第346页第347页第348页第349页第350页第351页第352页第353页第354页第355页第356页第357页第358页第359页第360页第361页第362页第363页第364页第365页第366页第367页第368页第369页第370页第371页第372页第373页第374页第375页第376页第377页第378页第379页第380页第381页第382页第383页第384页第385页第386页第387页第388页第389页第390页第391页第392页第393页第394页第395页第396页第397页第398页第399页第400页第401页第402页第403页第404页第405页第406页第407页第408页第409页第410页第411页第412页第413页第414页第415页第416页第417页第418页第419页第420页第421页第422页第423页第424页第425页第426页第427页第428页第429页第430页第431页第432页第433页第434页第435页第436页第437页第438页第439页第440页第441页第442页第443页第444页第445页第446页第447页第448页第449页第450页第451页第452页第453页第454页第455页第456页第457页第458页第459页第460页第461页第462页第463页第464页第465页第466页第467页第468页第469页第470页第471页第472页第473页第474页第475页第476页第477页第478页第479页第480页第481页第482页第483页第484页第485页第486页第487页第488页第489页第490页第491页第492页第493页第494页第495页第496页第497页第498页第499页第500页第501页第502页第503页第504页第505页第506页第507页第508页第509页第510页第511页第512页第513页第514页第515页第516页第517页第518页第519页第520页第521页第522页第523页第524页第525页第526页第527页第528页第529页第530页第531页第532页第533页第534页第535页第536页第537页第538页第539页第540页第541页第542页第543页第544页第545页第546页第547页第548页第549页
GT-96100A Advanced Communication Controller
Revision 1.0
119
5.7.3
AccToNext
AccToNext defines the number of cycles in a read access from the cycle that the first data is latched to the cycle
to the next data is latched (in burst accesses). This parameter can also be thought of as the delay between the ris-
ing edge of TClk which data is latched to the rising edge of TClk where the next data is latched in a burst cycle.
NOTE: This parameter can be extended by the Ready* pin. See Section 5.7.10 “Ready* Support” on page 122.
5.7.4
ALEtoWr
There are eight byte write signals, Wr[7:0]*. ALEtoWr can also be thought of as the delay between the rising
edge of TClk which drives ALE LOW to the assertion of Wr*, or for the first write pulse.
NOTE: The Wr[7:0]* signals are asserted and de-asserted off of the FALLING edge of TClk.
5.7.5
WrActive
WrActive is the number of TClks that Wr* are active (asserted). This parameter is measured from the first rising
edge of TClk where Wr* is asserted LOW to the last rising edge of TClk where Wr* is LOW for that particular
write pulse.
NOTE: This parameter can be extended by the Ready* pin. See Section 5.7.10 “Ready* Support” on page 122.
The Wr[7:0]* signals are asserted and de-asserted off of the FALLING edge of TClk.
5.7.6
WrHigh
WrHigh is the number of TClks that Wr* is inactive between burst writes. This parameter is measured from the
first rising edge of TClk where Wr* is de-asserted HIGH to the last rising edge of TClk where Wr* is HIGH.
On the next rising edge of TClk, Wr* is asserted LOW for the next write pulse.
NOTE: The Wr[7:0]* signals are asserted and de-asserted off of the FALLING edge of TClk. The previous data
remains on the AD bus during WrHigh.
5.7.7
Device Bank Width and Location
Bit 21:20 of the Device Bank[3:0] Parameter registers (0x45c-0x46c), DevWidth, specifies whether the data
width of the particular device bank is 8, 16, 32 (default except for BootCS*), or 64 bits. If the bank is set for 8-,
16-, or 32-bit operation, it can either reside on the even half (31:0) or odd half (63:32) by setting bit 23, DevLoc.
Selecting the even or the odd half allows for load balancing.
In case of a 64-bit device, DevLoc has no meaning.
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