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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 520/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
72
Revision 1.0
4.
CPU INTERFACE DESCRIPTION
The GT-96100A SysAD bus interface allows the CPU to gain access to the GT-96100A’s internal registers, PCI
interface and the memory/device bus (AD bus). The SysAD bus supports accesses from one to 32 bytes in length.
The SysAD bus on the GT-96100A is a slave-only interface. The GT-96100A will never master the SysAD bus.
4.1
CPU Interface Signals
The CPU interface incorporates the following signals:
Table 25: CPU Interface Signals
Sig nal
Type
Description
SysAd[63:0] - Master Address/Data
I/O
Transfers multiplexed address/data.
SysCmd[8:0] - Master Port Command
I/O
Transfers information about the access (read/write,
size) and the data (good/bad, last word).
SysADC[7:0] - Master Data Check
I/O
An 8-bit bus containing parity for the SysAD bus.
SysADC is valid on data cycles only.
ValidOut*
I
Indicates that the local master is driving valid
address/data/command on the SysAD bus.
ValidIn*
O
Indicates that the GT-96100A is driving valid data/
command on the SysAD bus.
WrRdy*1
1. There is no RdRdy* signal output from the GT-96100A. This signal should be tied LOW on the CPU as the GT-96100A is always ready to accept
a read command.
O
Indicates that the GT-96100A is capable of accept-
ing a write transaction up to eight 32-bit words in
length.
Release*
I
Indicates to the GT-96100A that the local master
will not drive the SysAD after the current clock
cycle. For example, the local master is floating the
SysAD and SysCmd bus for completion of a read.
Interrupt*
O
An “OR” of all the internal interrupt sources on the
GT-96100A.
ScMatch
I
L2 cache Tag RAM hit indication.
TcDOE*
O
L2 cache data RAM output enable. Asserted by the
GT-96100A on L2 read hit.
TcTCE*
I
L2 cache Tag RAM chip enable. Sampled by the
GT-96100A to identify L2 access.
TcWord[1:0]
O
L2 cache word index. Driven by theGT-96100A dur-
ing L2 read miss.
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