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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 190/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
27
ScTCE*
I
Secondary
Cache Tag
RAM Chip
Enable
Indicates that a secondary cache access is occurring.
This pin must be pulled HIGH through a 4.7KOhm resistor if
secondary cache is not used.
ScWord[1:0]
O
Secondary
Cache Double
Word Index
Driven by the GT-96100A on cache miss refills.
These pins must be left unconnected if secondary cache is not
used.
Secondary Cache Total: 5
Table 6:
PCI Bus 0 Pin Assignments
Pin Name
Type
Full Name
Description
VREF0
I
PCI_0 Voltage
Reference
Must be connected directly to the 3.3V or the 5V power plane,
depending on which voltage level PCI_0 supports.
NOTE: VREF0 and VREF1 can be completely independent
voltage levels.
PClk0
I
PCI_0 Clock
Provides the timing for the PCI_0 transactions. The PCI_0
clock range is between 0 and 66MHz.
NOTE: The PClk0 cycle must be higher than the TClk cycle by
at least 1ns. See Section 32.1 “TClk/PClk Restric-
PAD0[31:0]
I/O
PCI_0
Address/Data
32-bit multiplexed PCI_0 address and data lines.
During the first clock of the transaction, PAD0[31:0] contains a
physical byte address (32 bits). During subsequent clock
cycles, this contains data.
CBE0[3:0]*
I/O
PCI_0 Com-
mand/Byte
Enable
During the address phase of the transaction, CBE0[3:0]* pro-
vides the PCI_0 bus command.
During the data phase, these lines provide the byte enables.
Par0
I/O
PCI_0 Parity
Calculated by the GT-96100A as an even parity bit for the
PAD0[31:0] and CBE0[3:0]* lines.
Frame0*
I/O
PCI_0 Frame
Asserted by the GT-96100A to indicate the beginning and dura-
tion of a master transaction.
Frame0* asserts to indicate the beginning of the cycle. While
asserted, data transfer continues.
Frame0* deasserts to indicate that the next data phase is the
final data phase transaction.
Frame0* is monitored by the GT-96100A when it acts as a PCI
target.
IRdy0*
I/O
PCI_0 Initiator
Ready
Asserted to indicate the bus master’s ability to complete the
current data phase of the transaction. A data phase is com-
pleted on any clock when both IRdy0* and TRdy0* are
asserted. Wait cycles are inserted until TRdy0* and IRdy0* are
asserted together.
Table 5:
Secondary Cache Interface Pin Assignments (Continued)
Pin Name
Type
Full Name
Descrip tion
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