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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 255/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
328
Revision 1.0
14.1.3
Receive DPLL Clock Recovery
When a MPSC is programmed to work in Asynchronous mode, sampling rate on the DPLL Rx clock is config-
urable between 8, 16, 32, which means that the user should supply the MPSC with a clock source that is 8x, 16x,
32x of the bit rate, respectively. The clock source for the MPSC's RX can be the SCLK associated with that
MPSC or one of the internal BRG's outputs. Selection of the MPSC's RX input clock is done using the RCRR
register (see chapter 20, "physical signal routing" in the data sheet).
When not synchronized, the DPLL hunts for a start bit or edge. In UART mode, the DPLL hunts for start bit. In
HDLC BISYNC and Transparent mode, the DPLL hunts for an edge. If hunting for a start bit (UART), the DPLL
hunts for a falling edge, assuming it to be the beginning of a start bit. It then samples RxD at the middle of the bit,
calculated from the falling edge of the start bit (8 ticks in x16 mode), to see that it is still ‘0’. If not, it is consid-
ered noise. A modulo 16 counter (for a 16x over-sampling rate) generates the receive clock RCLK.
In HDLC, BISYNC, and Transparent modes, the DPLL tries to lock itself on the transitions of the receive bit
stream. When synchronization is achieved, the DPLL continuously monitors for rising and falling edges as
defined in the MPSC Main Configuration Register (MMCR). When detecting an edge, the edge-compare logic
gives the counter shift_left or shift_right commands to maintain lock on the received data.
14.2
MPSCx Main Configuration Register (MMCRx)
Each MPSC has an MPSC Main Configuration Register (MMCRx). The MMCRx is a 64 bit register used to con-
figure common MPSC features. It is protocol independent. The MMCRx consists of two 32 bits registers,
MMCRHx and MMCRLx, as shown below.
Figure 58: MPSC Main Configuration Register (MMCRx)
Unless otherwise specified:
‘1’ means set
‘0’ means not set
‘0’ is the default value after reset.
CDM
REVD
3
1
3
0
2
9
2
8
2
7
2
6
2
5
2
4
2
3
2
1
2
0
1
9
1
8
1
7
1
6
1
5
1
4
1
3
1
2
1
09 8 765 4 3210
Base
Base + 4
ENT
MODE
CT
SM
CT
SS
CDS
RT
S
M
TC
I
TI
D
L
TI
N
V
T
SYN
ENR
TR
X
TT
X
RINV
GD
E
TSNS
LPBK
TPL
TPPT
TCDV
TDEC
CRCM
RSL
RCDV
RENC
SEDG
MMCRLx
MMCRHx
TR
V
D
RR
VD
CDM
RDW
GDW
NL
M
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