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参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 244/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
318
Revision 1.0
NOTE: In collision mode, if a collision occurs exactly one clock cycle after a resource error, the GT-96100A
ignores the resource error and retransmit the frame.
When the CPU needs to interfere with the transmit process without corrupting the ongoing transmit process, it
can issue a STOP command by writing ‘1’ to the STD bit in the SDMA command register. The transmit SDMA
controller stops after completing the transmission of the active frame.
When issuing an STD command TXD is reset to ‘0’ upon entering IDLE state. The CPU can then issue a new
Transmit Demand command to restart the SDMA process.
13.8
Receive SDMA
13.8.1
Receive SDMA Definitions
F and L bits are set by the CPU before releasing a descriptor to the GT-96100A.
A frame starts with an SOF descriptor and ends with an EOF descriptor. A frame can be contained in one buffer
or split over many buffers. If a frame is stored in one buffer, the associated descriptor will have both F and L bits
set to ‘1’.
13.8.2
Receive SDMA Flow
The following steps are executed during a normal transmit SDMA process:
1. Before enabling a SDMA Rx channel the CPU must prepare a valid descriptor with the owner bit set to
‘1’.
2. The CPU must then write the descriptor address to the SCRDP register before enabling the receive
SDMA channel.
3. The CPU writes ‘1’ to the ERD bit in the SDCM register, enabling the receive SDMA channel.
4. Normally the receive SDMA controller will then run continuously, processing received data from the
MPSC.
NOTES:The receive SDMA controller never expects to encounter a descriptor with owner bit set to ‘0’ or a
NULL value (0x00000000) in the NDP field. If this occurs, the receive SDMA aborts and a maskable
Rx RESOURCE ERROR interrupt is generated.
Use the receive abort command for the CPU to stop the receive SDMA. It is the CPU’s responsibility to
properly restart the descriptor chain.
Table 319: SDMA Definitions
Term
Def initio n
SOF
Start Of Frame descriptor
Descriptor with F (First) bit set to ‘1’.
EOF
End Of Frame descriptor
Descriptor with L (Last) bit set to ‘1’.
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