- 您现在的位置：买卖IC网 > PDF目录67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) PDF资料下载
参数资料
| 型号： | GT-96100A |
| 厂商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信协议的高级通信协议（以太网、快速以太网、HDLC）控制器) |
| 中文描述： | 先进的通信控制器能够处理的串行通信协议，范围广，如以太网，快速以太网，和HDLC（通信协议的高级通信协议（以太网，快速以太网，HDLC的）控制器） |
| 文件页数： | 272/549页 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
343
NOTES:The ET bit in the Main Configuration Register must be set to ‘1’ before issuing the following Transmit
Demand, Stop Transmission, or Abort Transmission commands.
The ER bit in the Main Configuration Register must be set to ‘1’ before issuing the Enter Hunt or Abort
Reception commands.
When the ET or ER bits are deasserted, the MPSCx transmit/receive channel is in low power mode (NO
CLOCK). Issuing one of the above commands in this state will lead to unpredictable results.
31
EH
Enter Hunt
Upon receiving the Enter Hunt command, the receive machine moves to
HUNT state and continuously searches for an opening flag. If enter hunt
mode command is issued during frame reception, the current descriptor is
closed with CRC error1. The EH bit is cleared upon entering Hunt state.
0
N/A
TD
Transmit Demand
Fetch a descriptor and start transmission.
Issued through the SDMAx Command Register.
N/A
Stop
Complete frame transmission and stop. (Go to IDLE).
Issued through the SDMAx Command Register.
1. The reception process for this purpose begins after proper address recognition is allowed. Before achieving an address
match, the receiver goes to Enter Hunt state without closing the descriptor.
Table 329: CHxR3 - Maximum Frame Length Register (MFLR), Offset: 0x000A14, 0x008A14,
0x010A14, 0x018A14, 0x020A14, 0x028A14, 0x030A14, 0x038A14
(where x is channel 0 and 7)
Bits
Field
Name
F unctio n
Initial
Value
15:0
FLBR
Frame Length Buffer Register
Holds the maximum allowed frame length. When a frame exceeds the num-
ber written in the FLBR, the remainder of the frame is discarded. The HDLC
controller waits for a closing flag and then returns the frame status with bit 7
(MFLE) set to ‘1’.
0xFFFF
31:16
Reserved.
0
Table 328: CHxR2 - Command Register (CR), Offset: 0x000A10, 0x008A10, 0x010A10,
0x018A10, 0x020A10, 0x028A10, 0x030A10, 0x038A10 (where x is channel 0 and 7)
Bits
Field
Name
F unctio n
Resetv
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