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参数资料
| 型号： | YF80528KC017512 |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1400 MHz, MICROPROCESSOR, CPGA603 |
| 封装： | MICRO, PGA-603 |
| 文件页数： | 43/116页 |
| 文件大小： | 2277K |
| 代理商： | YF80528KC017512 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页当前第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页
Intel XeonTM Processor MP
32
Datasheet
NOTES:
1. Unless otherwise noted, all specifications in this table apply to all processor frequencies and cache sizes.
2. All AC timings for the Asynchronous GTL+ signals are referenced to the BCLK0 rising edge at Crossing Voltage
(VCROSS). All Asynchronous GTL+ signal timings are referenced at GTLREF.
3. These signals may be driven asynchronously.
4. .Refer to Section 7.2 for additional timing requirements for entering and leaving low power states.
5. Refer to the PWRGOOD signal definition in Section 5.2 for more detail information on behavior of the signal.
6. Length of assertion for PROCHOT# does not equal internal clock modulation time. Time is allocated after the assertion
of PROCHOT# for the processor to complete current instruction execution.
NOTES:
1. Before the de-assertion of RESET#
2. After the clock that de-asserts RESET#.
3. After the assertion of RESET#.
Table 16. Asynchronous GTL+ AC Specifications
T# Parameter
Min
Max
Unit
Figure
Notes
1, 2, 3, 4
T35: Async GTL+ input pulse width, except
PWRGOOD
2N/A
BCLKs
T36: PWRGOOD to RESET# de-assertion time
1
10
ms
T37: PWRGOOD inactive pulse width
10
N/A
BCLKs
5
T38: PROCHOT# pulse width
500
us
6
T39: THERMTRIP# to power down sequence
0
0.5
sec
Table 17. System Bus AC Specifications (Reset Conditions)
T# Parameter
Min
Max
Unit
Figure
Notes
T45: Reset Configuration Signals (A[31:3]#, BR[3:0]#,
INIT#, SMI#) Setup Time
4BCLKs
1
T46: Reset Configuration Signals (A[31:3]#, BR[3:0]#,
INIT#, SMI#, A20M#, IGNNE#, LINT[1:0])
Hold Time
220
BCLKs
2
T47: Reset Configuration Signals (A20M#, IGNNE#,
LINT[1:0]) Setup Time
1ms
1
T48: Reset Configuration Signals (A20M#, IGNNE#,
LINT[1:0]) Delay Time
5BCLKs
3
Table 18. TAP Signal Group AC Specifications (Page 1 of 2)
T# Parameter
Min
Max
Unit
Figure
Notes 1,2,3,9
T55: TCK Period
60.0
ns
T56: TCK Rise Time
9.5
ns
4
T57: TCK Fall Time
9.5
ns
4
T58: TMS, TDI Rise Time
8.5
ns
4
T59: TMS, TDI Fall Time
8.5
ns
4
T61: TDI, TMS Setup Time
0
ns
5, 8
T62: TDI, TMS Hold Time
3.0
ns
5, 8
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