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参数资料
| 型号： | MC68330FC16 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132 |
| 封装： | PLASTIC, QFP-132 |
| 文件页数： | 213/261页 |
| 文件大小： | 1153K |
| 代理商： | MC68330FC16 |
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MOTOROLA
MC68330 USER’S MANUAL
3- 27
The interrupt acknowledge cycle is a read cycle. It differs from the read cycle described in
3.3.1 Read Cycle in that it accesses the CPU address space. Specifically, the differences
are as follows:
1. FC2-FC0 are set to $7 (FC2/FC1/FC0=111) for CPU address space.
2. A3, A2, and A1 are set to the interrupt request level, and the
IACKx strobe
corresponding to the current interrupt level is asserted. (Either the function codes
and address signals or the
IACKx strobes can be monitored to determine that an
interrupt acknowledge cycle is in progress and the current interrupt level.)
3. The CPU32 space type field (A19-A16) is set to $F (interrupt acknowledge).
4. Other address signals (A31-A20, A15-A4, and A0) are set to one.
5. The SIZ0, SIZ1, and R/
W signals are driven to indicate a single-byte read cycle.
The responding device places the vector number on the least significant byte of its
data port (for an 8-bit port, the vector number must be on D15-D8; for a 16-bit port,
the vector must be on D7-D0) during the interrupt acknowledge cycle. Beyond this,
the cycle is terminated normally with
DSACKx.
Figure 3-14 is a flowchart of the interrupt acknowledge cycle; Figure 3-15 shows the timing
for an interrupt acknowledge cycle terminated with
DSACKx.
START NEXT CYCLE
RELEASE
1. NEGATE DSAC
MC68330
INTERRUPTING DEVICE
REQUEST INTERRUPT
GRANT INTERRUPT
PROVIDE VECTOR NUMBER
ACQUIRE VECTOR NUMBER
1. LATCH VECTOR NUM
1. PLACE VECTOR NUMBER ON LEAST
SIGNIFICANT BYTE OF DATA BUS
2. ASSERT DSACKx (OR AVEC IF NO V
NUMBER)
2. NEGATE DS AND
1. SYNCHRONIZE IRQ1–IRQ7
2. COMPARE IRQ1–IRQ7 TO MASK LEVE
WAIT FOR INSTRUCTION TO COMPLE
3. PLACE INTERRUPT LEVEL ON A3–A1
TYPE FIELD (A19–A16) = $F
4. SET R/W TO READ
5. SET FC2–FC0 TO 111
6. DRIVE SIZE PINS TO INDICATE A ONE
TRANSFER
7. ASSERT AS AND DS
Figure 3-14. Interrupt Acknowledge Cycle Flowchart
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