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参数资料
| 型号： | MT45W2MW16BBB-856WT |
| 元件分类： | SRAM |
| 英文描述： | 2M X 16 PSEUDO STATIC RAM, 85 ns, PBGA54 |
| 封装： | 6 X 8 MM, 1 MM HEIGHT, 0.75 MM PITCH, LEAD FREE, VFBGA-54 |
| 文件页数： | 41/56页 |
| 文件大小： | 709K |
| 代理商： | MT45W2MW16BBB-856WT |
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4 MEG x 16, 2 MEG x 16
ASYNC/PAGE/BURST CellularRAM MEMORY
09005aef80be1fbd pdf/09005aef80be2036 zip
Micron Technology, Inc., reserves the right to change products or specifications without notice.
Burst CellularRAM_2.fm - Rev. D 9/04 EN
46
2003 Micron Technology, Inc. All rights reserved.
Figure 38: Continuous Burst WRITE Showing an Output Delay
with BCR[8] = 0 for End-of-Row Condition
NOTE:
1. Non-default BCR settings for continuous burst WRITE, showing an output delay, with BCR[8] = 0 for end-of-row condi-
tion: Latency code two (three clocks); WAIT active LOW; WAIT asserted during delay.
2. Clock rates below 50 MHz (tCLK > 20ns) are allowed as long as tCSP specifications are met.
3. WAIT will be asserted a maximum of (2 x LC) + 1 cycles (BCR[8] = 0; WAIT asserted during delay). LC = Latency Code
(BCR[13:11]).
4. CE# must not remain LOW longer than tCEM.
A[21:0]
VIH
VIL
ADV#
VIH
VIL
CE#
VIH
VIL
OE#
VIH
VIL
WE#
VIH
VIL
WAIT
DQ[15:0]
VOH
VOL
CLK
VIH
VIL
VIH
VIL
tKHTL
tCLK
tSP
tHD
VALID
INPUT D[n]
NOTE 3
NOTE 4
VALID
INPUT D[n+2]
END OF ROW
VALID
INPUT D[n+1]
VALID
INPUT D[n+3]
DON’T CARE
VIH
VIL
LB#/UB#
Table 32:
Burst WRITE Timing Parameters—BCR[8] = 0
SYMBOL
-701
-708
-706/-856
UNITS
SYMBOL
-701
-708
-706/-856
UNITS
MIN MAX MIN MAX MIN MAX
tCLK
9.62
20
12.5
20
15
20
ns
tKHTL
79
11
ns
tHD
22
2
ns
tSP
3
ns
相关PDF资料 |
PDF描述 |
|---|---|
| MT46H32M32LGCM-5IT:A | 32M X 32 DDR DRAM, 5 ns, PBGA90 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| MT45W2MW16BFB-701 WT | 制造商:Micron Technology Inc 功能描述: |
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| MT45W2MW16BFB-856 WT | 制造商:Micron Technology Inc 功能描述:PSRAM ASYNC 1 32MBIT 2MX16 85NS 54VFBGA - Trays |
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