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参数资料
| 型号： | M-ORSO82G51BM680-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 333000 GATES, PBGA680 |
| 封装： | PLASTIC, FBGA-680 |
| 文件页数： | 107/123页 |
| 文件大小： | 2207K |
| 代理商： | M-ORSO82G51BM680-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页当前第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页
Lattice Semiconductor
ORCA ORSO82G5 Data Sheet
84
Table 21. Common Control Register Descriptions (continued)
(0x)
Absolute
Address
Bit
Name
Reset
Value
(0x)
Description
Mode
30A05
[0:2]
ERRCNT_CHSEL
00
Error Count Channel Select, Control bits to
select which channel’s Section B1 error and
Cell BIP error counts are recorded by the
BIP_ERR_CNT and CELL_BIP_ERR_CNT
registers.
“000” - Channel AA,
“001” - Channel AB,
“010” - Channel AC,
“011” - Channel AD,
“100” - Channel BA,
“101” - Channel BB,
“110” - Channel BC,
“111” - Channel BD
Both
[3]
CELL_MODE_B2
Cell Mode Enable, CELL_MODE_B2 = 1
enables Cell Mode for the channel group BC
and BD.
Cell
[4]
CELL_MODE_B1
Cell Mode Enable, CELL_MODE_B1 = 1
enables Cell Mode for the channel group BB
and BA.
Cell
[5]
CELL_MODE_A2
Cell Mode Enable, CELL_MODE_A2 = 1
enables Cell Mode for the channel group AC
and AD.
Cell
[6]
CELL_MODE_A1
Cell Mode Enable, CELL_MODE = 1 enables
Cell Mode for the channel group AB and AA.
Cell
[7]
CELL_MODE_8
Cell Mode Enable, CELL_MODE_8 =1 enables
cell mode for grouping all 8 channels within a
group. If this bit is set then the
CELL_MODE_[A1,A2,B1,B2] bits are not valid
Cell
30A06
[0:4]
RSVD
00
Reserved
[5:6]
RESET_PHASE
Reset Phase, Two bits to select delay phase for
delaying the soft reset bit SOFT_RESET with
respect to the synchronizing clock. Four delay
phases can be selected through the values
“00”, “01”, “10” and “11”.
Both
[7]
SOFT_RESET
Soft Reset, SOFT_RESET=1 resets the
embedded core ip ops except for the soft-
ware registers. This bit does not affect the state
of the registers inside the SERDES quads.
Both
30A07
[0:6]
RSVD
00
Reserved
[7]
TX_CFG_DONE
Transmitter Conguration Done, Edge sensitive
bit to indicate that all TX conguration bits are
set. After all register bits have been set for
Transmit direction, write a 0 and then a 1 to this
bit.
Cell
相关PDF资料 |
PDF描述 |
|---|---|
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| M.PI-1R1D12 | 1 ELEMENT, 1.1 uH, GENERAL PURPOSE INDUCTOR, SMD |
| M01-014-1452PA | 14 CONTACT(S), MALE, RIGHT ANGLE TELECOM AND DATACOM CONNECTOR, SOLDER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MORTAR-44LB | 制造商:3M Electronic Products Division 功能描述:3M(TM) FIRE BARRIER MORTAR, 44 98040056073 制造商:3M Electronic Products Division 功能描述:Fire Barrier 44 lb Bag |
| MO-RX3930 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FSK RECEIVER MODULE |
| MO-RX3930-FS | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FSK RECEIVER MODULE |
| MO-RX3930-FS315M | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FSK RECEIVER MODULE |
| MO-RX3930-FS434M | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FSK RECEIVER MODULE |
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