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参数资料
| 型号： | W631GG6KB-15 |
| 厂商： | Winbond Electronics |
| 文件页数： | 124/159页 |
| 文件大小： | 0K |
| 描述： | IC DDR3 SDRAM 1GBIT 96WBGA |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | DDR3 SDRAM |
| 存储容量： | 1G（64M x 16） |
| 速度： | 667MHz |
| 接口： | 并联 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 96-TFBGA |
| 供应商设备封装： | 96-WBGA（9x13） |
| 包装： | 托盘 |
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W631GG6KB
Table 39 – Basic IDD and I DDQ Measurement Conditions
CKE: High; External clock: On; t CK , CL: see Table 38; BL: 8 ; AL: 0; CS#: stable at 1;
Mode Registers ; ODT Signal: stable at 0; Pattern Details: see Table 42
SYM.
I DD0
I DD1
I DD2N
I DD2NT
I DDQ2NT
I DD2P0
I DD2P1
I DD2Q
I DD3N
I DD3P
DESCRIPTION
Operating One Bank Active-Precharge Current
CKE: High; External clock: On; t CK , nRC, nRAS, CL: see Table 38; BL: 8 (1) ; AL: 0; CS#: High
between ACT and PRE; Command, Address, Bank Address Inputs: partially toggling according
to Table 40; Data IO: MID-LEVEL; DM: stable at 0; Bank Activity: Cycling with one bank active at
a time: 0,0,1,1,2,2,... (see Table 40); Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT
Signal: stable at 0; Pattern Details: see Table 40
Operating One Bank Active-Read-Precharge Current
CKE: High; External clock: On; t CK , nRC, nRAS, nRCD, CL: see Table 38; BL: 8 (1,6) ; AL: 0; CS#:
High between ACT, RD and PRE; Command, Address, Bank Address Inputs, Data IO: partially
toggling according to Table 41; DM: stable at 0; Bank Activity: Cycling with one bank active at a
time: 0,0,1,1,2,2,... (see Table 41); Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT
Signal: stable at 0; Pattern Details: see Table 41
Precharge Standby Current
(1)
Command, Address, Bank Address Inputs: partially toggling according to Table 42; Data IO:
MID-LEVEL; DM: stable at 0; Bank Activity: all banks closed; Output Buffer and R TT : Enabled in
Mode Registers (2) ; ODT Signal: stable at 0; Pattern Details: see Table 42
Precharge Standby ODT Current
CKE: High; External clock: On; t CK , CL: see Table 38; BL: 8 (1) ; AL: 0; CS#: stable at 1;
Command, Address, Bank Address Inputs: partially toggling according to Table 43; Data IO:
MID-LEVEL; DM: stable at 0; Bank Activity: all banks closed; Output Buffer and RTT: Enabled in
Mode Registers (2) ; ODT Signal: toggling according to Table 43; Pattern Details: see Table 43
Precharge Standby ODT I DDQ Current
Same definition like for I DD2NT , however measuring I DDQ current instead of I DD current
Precharge Power-Down Current Slow Exit
CKE: Low; External clock: On; t CK , CL: see Table 38; BL: 8 (1) ; AL: 0; CS#: stable at 1;
Command, Address, Bank Address Inputs: stable at 0; Data IO: MID-LEVEL; DM: stable at 0;
Bank Activity: all banks closed; Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT
Signal: stable at 0; Pecharge Power Down Mode: Slow Exit (3)
Precharge Power-Down Current Fast Exit
CKE: Low; External clock: On; t CK , CL: see Table 38; BL: 8 (1) ; AL: 0; CS#: stable at 1;
Command, Address, Bank Address Inputs: stable at 0; Data IO: MID-LEVEL; DM: stable at 0;
Bank Activity: all banks closed; Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT
Signal: stable at 0; Pecharge Power Down Mode: Fast Exit (3)
Precharge Quiet Standby Current
CKE: High; External clock: On; t CK , CL: see Table 38; BL: 8 (1) ; AL: 0; CS#: stable at 1;
Command, Address, Bank Address Inputs: stable at 0; Data IO: MID-LEVEL; DM: stable at 0;
Bank Activity: all banks closed; Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT
Signal: stable at 0
Active Standby Current
CKE: High; External clock: On; t CK , CL: see Table 38; BL: 8 (1) ; AL: 0; CS#: stable at 1;
Command, Address, Bank Address Inputs: partially toggling according to Table 42; Data IO:
MID-LEVEL; DM: stable at 0; Bank Activity: all banks open; Output Buffer and R TT : Enabled in
(2)
Active Power-Down Current
CKE: Low; External clock: On; t CK , CL: see Table 38; BL: 8 (1) ; AL: 0; CS#: stable at 1;
Command, Address, Bank Address Inputs: stable at 0; Data IO: MID-LEVEL; DM: stable at 0;
Bank Activity: all banks open; Output Buffer and R TT : Enabled in Mode Registers (2) ; ODT
Signal: stable at 0
Publication Release Date: Dec. 09, 2013
Revision A05
- 124 -
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